參數(shù)資料
型號(hào)： AD9927BBCZ
廠商： ANALOG DEVICES INC
元件分類： 消費(fèi)家電
英文描述： 14-Bit CCD Signal Processor with V-Driver and Precision TimingTM Generator
中文描述： SPECIALTY CONSUMER CIRCUIT, BGA128
封裝： 9 X 9 MM, LEAD FREE, MO-225, CSP_BGA-128
文件頁(yè)數(shù)： 6/100頁(yè)
文件大?。?/td> 784K
代理商： AD9927BBCZ
AD9927
TIMING SPECIFICATIONS
C
L
= 20 pF, AVDD = DVDD = TCVDD = 1.8 V, DRVDD = 3.0 V, f
CLI
= 40 MHz, unless otherwise noted.
Table 4.
Parameter
MASTER CLOCK (See Figure 16)
CLI Clock Period
CLI High/Low Pulse Width
Delay from CLI Rising Edge to Internal Pixel Position 0
VD FALLING EDGE TO HD FALLING EDGE IN SLAVE MODE (See Figure 89)
AFE CLPOB PULSE WIDTH (See Figure 23 and Figure 33)
1, 2
AFE SAMPLE LOCATION (See Figure 17 and Figure 20)
1
SHP Sample Edge to SHD Sample Edge
DATA OUTPUTS (See Figure 21 and Figure 22)
Output Delay from DCLK Rising Edge
Inhibited Area for DOUTPHASE Edge Location
Rev. 0 | Page 6 of 100
Symbol
t
CONV
t
CLIDLY
t
VDHD
t
S1
t
OD
t
DOUTINH
Min
25
10
0
2
11
SHDLOC + 1
Typ
12.5
6
20
12.5
1
Max
15
VD period 5 × t
CONV
SHDLOC + 15
Unit
ns
ns
ns
ns
Pixels
ns
ns
Edge
location
Cycles
MHz
ns
ns
ns
ns
Pipeline Delay from SHP/SHD Sampling to DOUT
SERIAL INTERFACE (See Figure 97)
Maximum SCK Frequency (Must Not Exceed CLI Frequency)
SL to SCK Setup Time
SCK to SL Hold Time
SDATA Valid to SCK Rising Edge Setup
SCK Falling Edge to SDATA Valid Hold
1
Parameter is programmable.
2
Minimum CLPOB pulse width is for functional operation only. Wider typical pulses are recommended to achieve good clamp performance.
f
SCLK
t
LS
t
LH
t
DS
t
DH
40
10
10
10
10
16
相關(guān)PDF資料
PDF描述
AD9927BBCZRL 14-Bit CCD Signal Processor with V-Driver and Precision TimingTM Generator
AD9929BBCZ CCD Signal Processor with Precision Timing Generator
AD9929 CCD Signal Processor with Precision Timing Generator
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