參數(shù)資料
型號： AD9644CCPZRL7-80
廠商： Analog Devices Inc
文件頁數(shù)： 29/44頁
文件大?。?/td> 0K
描述： IC ADC 14BIT 80MSPS 3V 48LFCSP
標(biāo)準(zhǔn)包裝： 750
位數(shù)： 14
采樣率（每秒）： 80M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 2
功率耗散（最大）： 460mW
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 48-VFQFN 裸露焊盤，CSP
供應(yīng)商設(shè)備封裝： 48-LFCSP-VQ（7x7）
包裝： 帶卷 (TR)
輸入數(shù)目和類型： 2 個差分，雙極
Data Sheet
AD9644
Rev. C | Page 35 of 44
Addr
(Hex)
Register
Name
Bit 7
(MSB)
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
(LSB)
Default
Value
(Hex)
Default/
Comments
0x0D
Test mode
(local)
User test
mode
control
0 =
continuo
us/repeat
pattern
1 = single
pattern
Open
ResetPNlong
generator
Reset
PN
short
generat
or
Output test mode
0000 = off (default)
0001 = midscale short
0010 = positive FS
0011 = negative FS
0100 = alternating checkerboard
0101 = PN long sequence
0110 = PN short sequence
0111 = one/zero word toggle
1000 = user test mode
1001 to 1110 = unused
1111 = ramp output
0x00
When this
register is
set, test data
is used in
place of
normal ADC
data
0x0E
BIST enable
(global)
Open
Reset BIST
sequence
Open
BIST enable
0x00
0x10
Offset adjust
(local)
Open
Offset adjust in LSBs from +31 to 32
(twos complement format)
0x00
0x14
Output mode
Open
Output
disable
(local)
Open
Output
invert
(local)
Output format
00 = offset binary
01 = twos complement
(default)
10 = gray code
11 = offset binary
(local)
0x01
Configures
outputs and
the format
of the data
0x15
Output adjust
(global)
Open
Output drive level
adjust
11 = 320 mV
00 = 400 mV
10 = 440 mV
01 = 500 mV
0x00
0x18
Input span
select
(global)
Open
Full-scale input voltage selection
01111 = 2.087 V p-p
…
00001 = 1.772 V p-p
00000 = 1.75 V p-p (default)
11111 = 1.727 V p-p
…
10000 = 1.383 V p-p
0x00
Full-scale
input
adjustment
in 0.022 V
steps
0x19
User Test
Pattern 1 LSB
(global)
User Test Pattern 1 [7:0]
0x00
0x1A
User Test
Pattern 1 MSB
(global)
User Test Pattern 1 [15:8]
0x00
0x1B
User Test
Pattern 2 LSB
(global)
User Test Pattern 2 [7:0]
0x00
0x1C
User Test
Pattern 2 MSB
(global)
User Test Pattern 2 [15:8]
0x00
0x1D
User Test
Pattern 3 LSB
(global)
User Test Pattern 3 [7:0]
0x00
0x1E
User Test
Pattern 3 MSB
(global)
User Test Pattern 3 [15:8]
0x00
0x1F
User Test
Pattern 4 LSB
(global)
User Test Pattern 4 [7:0]
0x00
0x20
User Test
Pattern 4 MSB
(global)
User Test Pattern 4 [15:8]
0x00
0x21
PLL Control
(global)
Open
PLL Low
encode
rate
enable
Open
0x00
Bit 3 must be
enabled if
ADC clock
rate is less
than 60 MSPS
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PDF描述
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