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參數(shù)資料
| 型號： | AD9639BCPZRL-170 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 33/36頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC ADC 12B 170MSPS QUAD 72LFCSP |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 位數(shù)： | 12 |
| 采樣率（每秒）： | 210M |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 4 |
| 功率耗散（最大）： | 1.39W |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 72-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 72-LFCSP |
| 包裝： | 標(biāo)準(zhǔn)包裝 |
| 輸入數(shù)目和類型： | 8 個單端，單極；4 個差分，單極 |
| 其它名稱： | AD9639BCPZRL-170DKR |
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AD9639
Data Sheet
Rev. B | Page 6 of 36
SWITCHING SPECIFICATIONS
AVDD = 1.8 V, DRVDD = 1.8 V, TMIN = 40°C, TMAX = +85°C, 1.25 V p-p differential input, AIN = 1.0 dBFS, DCS enabled, unless
otherwise noted.
Table 4.
AD9639BCPZ-170
AD9639BCPZ-210
Parameter1
Temp
Min
Typ
Max
Min
Typ
Max
Unit
CLOCK
Clock Rate
Full
100
170
100
210
MSPS
Clock Pulse Width High (tEH)
Full
2.65
2.9
2.15
2.4
ns
Clock Pulse Width Low (tEL)
Full
2.65
2.9
2.15
2.4
ns
DATA OUTPUT PARAMETERS
Data Output Period or UI
(DOUT + x, DOUT x)
Full
1/(20 × fCLK)
Seconds
Data Output Duty Cycle
25°C
50
%
Data Valid Time
25°C
0.8
UI
PLL Lock Time (tLOCK)
25°C
4
s
Wake-Up Time (Standby)
25°C
250
ns
Wake-Up Time (Power-Down)2
25°C
50
μs
Pipeline Latency
Full
40
CLK cycles
Data Rate per Channel (NRZ)
25°C
3.4
4.2
Gbps
Deterministic Jitter
25°C
10
ps
Random Jitter
25°C
6
ps rms
Channel-to-Channel Bit Skew
25°C
0
Seconds
Channel-to-Channel Packet Skew3
25°C
±1
CLK cycles
Output Rise/Fall Time
25°C
50
ps
TERMINATION CHARACTERISTICS
Differential Termination Resistance
25°C
100
APERTURE
Aperture Delay (tA)
25°C
1.2
ns
Aperture Uncertainty (Jitter)
25°C
0.2
ps rms
OUT-OF-RANGE RECOVERY TIME
25°C
1
CLK cycles
1
See the AN-835 Application Note, Understanding High Speed ADC Testing and Evaluation, for definitions and details on how these tests were completed.
2
Receiver dependent.
3
See the Serial Data Frame section.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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