參數(shù)資料
型號： AD9639BCPZRL-170
廠商： Analog Devices Inc
文件頁數(shù)： 24/36頁
文件大?。?/td> 0K
描述： IC ADC 12B 170MSPS QUAD 72LFCSP
標準包裝： 1
位數(shù)： 12
采樣率（每秒）： 210M
數(shù)據(jù)接口： 串行，SPI?
轉(zhuǎn)換器數(shù)目： 4
功率耗散（最大）： 1.39W
電壓電源： 模擬和數(shù)字
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 72-VFQFN 裸露焊盤，CSP
供應商設備封裝： 72-LFCSP
包裝： 標準包裝
輸入數(shù)目和類型： 8 個單端，單極；4 個差分，單極
其它名稱： AD9639BCPZRL-170DKR
AD9639
Data Sheet
Rev. B | Page 30 of 36
NUMBER OF SDI/SDIO PINS CONNECTED TOGETHER
V
OH
(V
)
1.715
1.720
1.725
1.730
1.735
1.740
1.745
1.750
1.755
1.760
1.765
1.770
1.775
1.780
1.785
1.790
1.795
1.800
030
20
10
40
50
60
70
80
90
100
07
97
3-
1
04
Figure 62. SDI/SDIO Pin Loading
DON’T
CARE
DON’T
CARE
DON’T
CARE
DON’T
CARE
SDI/
SDIO
SCLK
tS
tDH
tHIGH
tCLK
tLOW
tDS
tH
R/W
W1
W0
A12
A11
A10
A9
A8A7
D5
D4D3D2
D1D0
CSB
079
73
-02
8
Figure 63. Serial Timing Details
Table 14. Serial Timing Definitions
Parameter
Timing (ns min)
Description
tDS
5
Setup time between the data and the rising edge of SCLK
tDH
2
Hold time between the data and the rising edge of SCLK
tCLK
40
Period of the clock
tS
5
Setup time between CSB and SCLK
tH
2
Hold time between CSB and SCLK
tHIGH
16
Minimum period that SCLK should be in a logic high state
tLOW
16
Minimum period that SCLK should be in a logic low state
tEN_SDI/SDIO
10
Minimum time for the SDI/SDIO pin to switch from an input to an output relative to the
SCLK falling edge (not shown in Figure 63)
tDIS_SDI/SDIO
10
Minimum time for the SDI/SDIO pin to switch from an output to an input relative to the
SCLK rising edge (not shown in Figure 63)
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PDF描述
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參數(shù)描述
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