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參數(shù)資料
| 型號： | AD9549ABCPZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 60/76頁 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN/SYNCHRONIZR 64LFCSP |
| 產(chǎn)品變化通告： | AD9549A Mask Change 22/Oct/2010 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，同步器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，LVPECL |
| 輸出： | CMOS，HSTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 750MHz |
| 電源電壓： | 1.71 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 64-VFQFN 裸露焊盤，CSP |
| 供應(yīng)商設(shè)備封裝： | 64-LFCSP-VQ（9x9） |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 776 (CN2011-ZH PDF) |
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AD9549
Rev. D | Page 63 of 76
Register 0x01C3—Reference Validation
Table 71.
Bits
Bit Name
Description
[7:5]
Reserved
Reserved.
[4:0]
Validation timer
The value in this register sets the time required to validate a reference after an LOR or OOL event
before the reference can be used as the DPLL reference. This circuit uses the digital loop filter clock
(see Register 0x0107). Validation time = loop filter clock period × 2(ValidationTimer [4:0] +1) 1. Assuming
power-on defaults, the recovery time varies from 32 ns (00000) to 137 sec (11111). If longer valida-tion
times are required, the user can make the P-divider larger. The user should be careful to set the
validation timer to at least two periods of the OOL evaluation period. The OOL evaluation period is the
period of reference input clock times the OOL divider (Register 0x0322 to Register 0x0323).
DOUBLER AND OUTPUT DRIVERS (REGISTER 0x0200 TO REGISTER 0x0201)
Register 0x0200—HSTL Driver
Table 72.
Bits
Bit Name
Description
4
OPOL
Output polarity. Setting this bit inverts the HSTL driver output polarity.
[3:2]
Reserved
Reserved.
[1:0]
HSTL output doubler
HSTL output doubler.
01 = doubler disabled.
10 = doubler enabled. When using doubler, Register 0x0010[5] must also be set.
Register 0x0201—CMOS Driver
Table 73.
Bits
Bit Name
Description
0
CMOS mux
User mux control. This bit allows the user to select whether the CMOS driver output is divided by the
S-divider.
0 = S-divider input sent to CMOS driver.
1 = S-divider output sent to CMOS driver. See Figure 22.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ADN2814ACPZ | IC CLOCK/DATA RECOVERY 32LFCSP |
| SM802105UMG | IC SYNTHESIZER 2CH 24-QFN |
| SM802104UMG | IC SYNTHESIZER 2CH 24-QFN |
| SM843001-212KA | IC CLK SYNTHESIZER FIBRE 8-TSSOP |
| MS27466T25F4S | CONN RCPT 56POS WALL MT W/SCKT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| AD9549ABCPZ-REEL7 | 功能描述:IC CLOCK GEN/SYNCHRONIZR 64LFCSP RoHS:是 類別:集成電路 (IC) >> 時(shí)鐘/計(jì)時(shí) - 專用 系列:- 標(biāo)準(zhǔn)包裝:28 系列:- 類型:時(shí)鐘/頻率發(fā)生器 PLL:是 主要目的:Intel CPU 服務(wù)器 輸入:時(shí)鐘 輸出:LVCMOS 電路數(shù):1 比率 - 輸入:輸出:3:22 差分 - 輸入:輸出:無/是 頻率 - 最大:400MHz 電源電壓:3.135 V ~ 3.465 V 工作溫度:0°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:64-TFSOP （0.240"，6.10mm 寬） 供應(yīng)商設(shè)備封裝:64-TSSOP 包裝:管件 |
| AD9549APCBZ | 制造商:AD 制造商全稱:Analog Devices 功能描述:Dual Input Network Clock Generator/Synchronizer |
| AD9549BCPZ | 制造商:Analog Devices 功能描述: |
| AD9549BCPZ-REEL7 | 制造商:Analog Devices 功能描述:PLL CLOCK SYNTHESIZER SGL 64LFCSP EP - Tape and Reel |
| AD9549BCPZ-TR | 制造商:Analog Devices 功能描述:650MHZ DDS CLK GEN W/SYNCH REEL - Tape and Reel |
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