參數(shù)資料
型號： AD9520-1/PCBZ
廠商： Analog Devices Inc
文件頁數(shù)： 49/80頁
文件大?。?/td> 0K
描述： BOARD EVAL FOR AD9520-1
設(shè)計資源： Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121)
Phase Coherent FSK Modulator (CN0186)
AD9520 Eval Brd Schematic
AD9520 BOM
標準包裝： 1
主要目的： 計時，時鐘發(fā)生器
嵌入式： 否
已用 IC / 零件： AD9520-1
主要屬性： 12 LVPECL/24 CMOS 輸出時鐘發(fā)生器，帶 2.5 GHz VCO
次要屬性： SPI 和 I2C 兼容控制端口
已供物品： 板，線纜，CD，電源
產(chǎn)品目錄頁面： 776 (CN2011-ZH PDF)
相關(guān)產(chǎn)品： AD9520-1BCPZ-REEL7-ND - IC CLOCK GEN 2.5GHZ VCO 64LFCSP
AD9520-1BCPZ-ND - IC CLOCK GEN 2.5GHZ VCO 64LFCSP
Data Sheet
AD9520-1
Rev. A | Page 53 of 80
Data Transfer Format
Send byte format—the send byte protocol is used to set up the register address for subsequent commands.
S
Slave Address
W
A
RAM Address High Byte
A
RAM Address Low Byte
A
P
Write byte format—the write byte protocol is used to write a register address to the RAM starting from the specified RAM address.
S
Slave Address
W
A
RAM Address
High Byte
A
RAM Address
Low Byte
A
RAM Data 0
A
RAM Data 1
A
RAM Data 2
A
P
Receive byte format—the receive byte protocol is used to read the data byte(s) from RAM starting from the current address.
S
Slave Address
R
A
RAM Data 0
A
RAM Data 1
A
RAM Data 2
A
P
Read byte format—the combined format of the send byte and the receive byte.
S
Slave
Address
W
A
RAM Address
High Byte
A
RAM Address
Low Byte
A
Sr
Slave
Address
R
A
RAM
Data 0
A
RAM
Data 1
A
RAM
Data 2
A
P
IC Serial Port Timing
SDA
SCL
S
Sr
P
S
tFALL
tSET; DAT
tLOW
tRISE
tHLD; STR
tHLD; DAT
tHIGH
tFALL
tSET; STR
tHLD; STR
tSPIKE
tSET; STP
tRISE
tIDLE
07214-
165
Figure 61. IC Serial Port Timing
Table 43. IC Timing Definitions
Parameter
Description
fI2C
IC clock frequency
tIDLE
Bus idle time between stop and start conditions
tHLD; STR
Hold time for repeated start condition
tSET; STR
Setup time for repeated start condition
tSET; STP
Setup time for stop condition
tHLD; DAT
Hold time for data
tSET; DAT
Setup time for data
tLOW
Duration of SCL clock low
tHIGH
Duration of SCL clock high
tRISE
SCL/SDA rise time
tFALL
SCL/SDA fall time
tSPIKE
Voltage spike pulse width that must be suppressed by the input filter
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PDF描述
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參數(shù)描述
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AD9520-3 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVPECL/24 CMOS Output Clock Generator with Integrated 2 GHz VCO
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