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參數(shù)資料
| 型號： | AD9520-1/PCBZ |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 21/80頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL FOR AD9520-1 |
| 設(shè)計資源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) AD9520 Eval Brd Schematic AD9520 BOM |
| 標準包裝： | 1 |
| 主要目的： | 計時，時鐘發(fā)生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9520-1 |
| 主要屬性： | 12 LVPECL/24 CMOS 輸出時鐘發(fā)生器，帶 2.5 GHz VCO |
| 次要屬性： | SPI 和 I2C 兼容控制端口 |
| 已供物品： | 板，線纜，CD，電源 |
| 產(chǎn)品目錄頁面： | 776 (CN2011-ZH PDF) |
| 相關(guān)產(chǎn)品： | AD9520-1BCPZ-REEL7-ND - IC CLOCK GEN 2.5GHZ VCO 64LFCSP AD9520-1BCPZ-ND - IC CLOCK GEN 2.5GHZ VCO 64LFCSP |
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AD9520-1
Data Sheet
Rev. A | Page 28 of 80
THEORY OF OPERATION
OPERATIONAL CONFIGURATIONS
The AD9520 can be configured in several ways. These
configurations must be set up by loading the control registers
(see Table 50 to Table 61). Each section or function must be
individually programmed by setting the appropriate bits in the
corresponding control register or registers. After the desired
configuration is programmed, the user can store these values
in the on-board EEPROM to allow the part to power up in the
desired configuration without user intervention.
Mode 0—Internal VCO and Clock Distribution
When the internal VCO and PLL are used, the VCO divider
must also be used, in most cases, to ensure that the frequency
presented to the channel dividers does not exceed its specified
maximum frequency (see Table 3). The exceptions to this are
the VCO direct mode and cases where the VCO frequency is
≤1600 MHz. The internal PLL uses an external loop filter to set
the loop bandwidth. The external loop filter is also crucial to
the loop stability.
When the internal VCO is used, the VCO must be calibrated
(Register 0x018[0] = 1b) to ensure optimal performance.
For internal VCO and clock distribution applications, use the
register settings shown in Table 22.
Table 22. Settings When Using Internal VCO
Register
Description
0x010[1:0] = 00b
PLL normal operation (PLL on)
0x010 to 0x01E
PLL settings; select and enable a reference
input; set R, N (P, A, B), PFD polarity, and ICP
according to the intended loop configuration
0x1E1[1] = 1b
Select VCO as the source
0x01C[2:0]
Enable reference inputs
0x1E0[2:0]
Set VCO divider
0x1E1[0] = 0b
Use the VCO divider as the source for the
distribution section
0x018[0] = 0b,
0x232[0] = 1b
Clear previous VCO calibration and issue
IO_UPDATE (not necessary the first time after
power-up, but must be done subsequently)
0x018[0] = 1b,
0x232[0] = 1b
Initiate VCO calibration, issue IO_UPDATE
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