參數(shù)資料
型號： AD9520-0/PCBZ
廠商： Analog Devices Inc
文件頁數(shù)： 3/80頁
文件大?。?/td> 0K
描述： BOARD EVAL AD9520-0
設(shè)計資源： Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121)
Phase Coherent FSK Modulator (CN0186)
AD9520 Eval Brd Schematic
AD9520 BOM
標準包裝： 1
主要目的： 計時，時鐘發(fā)生器
已用 IC / 零件： AD9520-0
已供物品： 板
Data Sheet
AD9520-0
Rev. A | Page 11 of 80
CLOCK OUTPUT ABSOLUTE PHASE NOISE (INTERNAL VCO USED)
Table 7.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL ABSOLUTE PHASE NOISE
Internal VCO; direct-to-LVPECL output
and for loop bandwidths < 1 kHz
VCO = 2.95 GHz; Output = 2.95 GHz
1 kHz Offset
46
dBc/Hz
10 kHz Offset
78
dBc/Hz
100 kHz Offset
104
dBc/Hz
1 MHz Offset
123
dBc/Hz
10 MHz Offset
139
dBc/Hz
40 MHz Offset
145
dBc/Hz
VCO = 2.75 GHz; Output = 2.75 GHz
1 kHz Offset
49
dBc/Hz
10 kHz Offset
80
dBc/Hz
100 kHz Offset
106
dBc/Hz
1 MHz Offset
125
dBc/Hz
10 MHz Offset
140
dBc/Hz
40 MHz Offset
146
dBc/Hz
VCO = 2.55 GHz; Output = 2.55 GHz
1 kHz Offset
51
dBc/Hz
10 kHz Offset
82
dBc/Hz
100 kHz Offset
108
dBc/Hz
1 MHz Offset
127
dBc/Hz
10 MHz Offset
140
dBc/Hz
40 MHz Offset
146
dBc/Hz
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK GENERATION USING INTERNAL VCO)
Table 8.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical
setup where the reference source is
clean, so a wider PLL loop bandwidth is
used; reference = 15.36 MHz; R divider = 1
VCO = 2.949 GHz; LVPECL = 245.76 MHz; PLL LBW = 63 kHz
176
fs rms
Integration BW = 200 kHz to 10 MHz
351
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 2.703 GHz; LVPECL = 122.88 MHz; PLL LBW = 63 kHz
158
fs rms
Integration BW = 200 kHz to 10 MHz
324
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 2.703 GHz; LVPECL = 61.44 MHz; PLL LBW = 63 kHz
177
fs rms
Integration BW = 200 kHz to 10 MHz
330
fs rms
Integration BW = 12 kHz to 20 MHz
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK CLEANUP USING INTERNAL VCO)
Table 9.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical
setup where the reference source is jittery,
so a narrower PLL loop bandwidth is used;
reference = 19.44 MHz; R divider = 162
VCO = 2.799 GHz; LVPECL = 155.52 MHz; PLL LBW = 1.8 kHz
652
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 2.703 GHz; LVPECL = 122.88 MHz; PLL LBW = 2.1 kHz
607
fs rms
Integration BW = 12 kHz to 20 MHz
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PDF描述
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參數(shù)描述
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AD9520-2 制造商:AD 制造商全稱:Analog Devices 功能描述:12 LVPECL/24 CMOS Output Clock Generator with Integrated 2.2 GHz VCO
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