I
參數(shù)資料
型號： AD9516-4/PCBZ
廠商： Analog Devices Inc
文件頁數(shù)： 45/80頁
文件大?。?/td> 0K
描述： BOARD EVAL FOR AD9516-4 1.8GHZ
產(chǎn)品培訓模塊： Active Filter Design Tools
設計資源： AD9516 Eval Brd Schematic
AD9516 Gerber Files
AD9516-4 BOM
標準包裝： 1
主要目的： 計時，時鐘發(fā)生器
嵌入式： 否
已用 IC / 零件： AD9516-4
主要屬性： 2 輸入，14 輸出，1.6GHz VCO
次要屬性： CMOS、LVDS、LVPECL 輸出邏輯，ADIsimCLK&trade 圖形用戶界面
已供物品： 板，線纜，CD，電源
產(chǎn)品目錄頁面： 776 (CN2011-ZH PDF)
相關產(chǎn)品： AD9516-4BCPZ-REEL7-ND - IC CLOCK GEN 1.8GHZ VCO 64-LFCSP
AD9516-4BCPZ-ND - IC CLOCK GEN 1.6GHZ VCO 64-LFCSP
Data Sheet
AD9516-4
Rev. C | Page 5 of 80
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
CHARGE PUMP (CP)
ICP Sink/Source
Programmable
High Value
4.8
mA
With CPRSET = 5.1 k
Low Value
0.60
mA
Absolute Accuracy
2.5
%
CPV = VCP/2
CPRSET Range
2.7/10
k
ICP High Impedance Mode Leakage
1
nA
Sink-and-Source Current Matching
2
%
0.5 < CPV < VCP 0.5 V
ICP vs. CPV
1.5
%
0.5 < CPV < VCP 0.5 V
ICP vs. Temperature
2
%
CPV = VCP/2
PRESCALER (PART OF N DIVIDER)
See the
Prescaler Input Frequency
P = 1 FD
300
MHz
P = 2 FD
600
MHz
P = 3 FD
900
MHz
P = 2 DM (2/3)
200
MHz
P = 4 DM (4/5)
1000
MHz
P = 8 DM (8/9)
2400
MHz
P = 16 DM (16/17)
3000
MHz
P = 32 DM (32/33)
3000
MHz
Prescaler Output Frequency
300
MHz
A, B counter input frequency (prescaler input frequency divided
by P)
PLL DIVIDER DELAYS
Register 0x019: R, Bits[5:3], N, Bits[2:0]; see Table 54
000
Off
ps
001
330
ps
010
440
ps
011
550
ps
100
660
ps
101
770
ps
110
880
ps
111
990
ps
NOISE CHARACTERISTICS
In-Band Phase Noise of the Charge
Pump/Phase Frequency Detector
(In-Band Is Within the LBW of the PLL)
The PLL in-band phase noise floor is estimated by measuring the
in-band phase noise at the output of the VCO and subtracting
20log(N) (where N is the value of the N divider)
At 500 kHz PFD Frequency
165
dBc/Hz
At 1 MHz PFD Frequency
162
dBc/Hz
At 10 MHz PFD Frequency
151
dBc/Hz
At 50 MHz PFD Frequency
143
dBc/Hz
PLL Figure of Merit (FOM)
220
dBc/Hz
Reference slew rate > 0.25 V/ns; FOM + 10log (fPFD) is an approxi-
mation of the PFD/CP in-band phase noise (in the flat region)
inside the PLL loop bandwidth; when running closed loop, the
phase noise, as observed at the VCO output, is increased by 20log(N)
PLL DIGITAL LOCK DETECT WINDOW2
Signal available at LD, STATUS, and REFMON pins when selected
by appropriate register settings
Required to Lock (Coincidence of Edges)
Selected by Register 0x017[1:0] and Register 0x018[4]
Low Range (ABP 1.3 ns, 2.9 ns)
3.5
ns
Register 0x017[1:0] = 00b, 01b,11b; Register 0x018[4] = 1b
High Range (ABP 1.3 ns, 2.9 ns)
7.5
ns
Register 0x017[1:0] = 00b, 01b, 11b; Register 0x018[4] = 0b
High Range (ABP 6 ns)
3.5
ns
Register 0x017[1:0] = 10b; Register 0x018[4] = 0b
To Unlock After Lock (Hysteresis)2
Low Range (ABP 1.3 ns, 2.9 ns)
7
ns
Register 0x017[1:0] = 00b, 01b, 11b; Register 0x018[4] = 1b
High Range (ABP 1.3 ns, 2.9 ns)
15
ns
Register 0x017[1:0] = 00b, 01b, 11b; Register 0x018[4] = 0b
High Range (ABP 6 ns)
11
ns
Register 0x017[1:0] = 10b; Register 0x018[4] = 0b
1
REFIN and REFIN self-bias points are offset slightly to avoid chatter on an open input condition.
2
For reliable operation of the digital lock detect, the period of the PFD frequency must be greater than the unlock-after-lock time.
相關PDF資料
PDF描述
EVAL-ADAU1761Z BOARD EVAL FOR ADAU1761
MAX6174BASA+ IC VREF SERIES PREC 4.096V 8SOIC
GSC06DRXI-S734 CONN EDGECARD 12POS DIP .100 SLD
0982660987 CBL 29PS 0.5MM JMPR TYPE A 1.18"
SRR5028-680Y INDUCTOR POWER 68UH 0.62A SMD
相關代理商/技術參數(shù)
參數(shù)描述
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AD9516-5PCBZ 制造商:AD 制造商全稱:Analog Devices 功能描述:14-Output Clock Generator
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