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參數(shù)資料
| 型號(hào)： | AD1974YSTZ-RL |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 21/24頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC CODEC 4CH ADC W/PLL 48-LQFP |
| 標(biāo)準(zhǔn)包裝： | 2,000 |
| 位數(shù)： | 24 |
| 采樣率（每秒）： | 192k |
| 數(shù)據(jù)接口： | 串行，SPI? |
| 轉(zhuǎn)換器數(shù)目： | 4 |
| 功率耗散（最大）： | 429mW |
| 電壓電源： | 模擬和數(shù)字 |
| 工作溫度： | -40°C ~ 105°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP |
| 供應(yīng)商設(shè)備封裝： | 48-LQFP（7x7） |
| 包裝： | 帶卷 (TR) |
| 輸入數(shù)目和類型： | 4 個(gè)差分，單極 |
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AD1974
Data Sheet
Rev. D | Page 6 of 24
Parameter
Condition
Comments
Min
Max
Unit
PLL
Lock Time
MCLK and LRCLK input
10
ms
256 fS VCO Clock
40
60
%
Output Duty Cycle
MCLK_O Pin
SPI PORT
tCCH
CCLK high
35
ns
tCCL
CCLK low
35
ns
fCCLK
CCLK frequency
10
MHz
tCDS
CDATA setup
To CCLK rising
10
ns
tCDH
CDATA hold
From CCLK rising
10
ns
tCLS
Setup
To CCLK rising
10
ns
tCLH
Hold
From CCLK rising
10
ns
tCLHIGH
High
Not shown in Figure 5
10
ns
tCOE
COUT enable
From CCLK falling
30
ns
tCOD
COUT delay
From CCLK falling
30
ns
tCOH
COUT hold
From CCLK falling, not shown in Figure 5
30
ns
tCOTS
COUT tristate
From CCLK falling
30
ns
ADC SERIAL PORT
tABH
ABCLK high
Slave mode
10
ns
tABL
ABCLK low
Slave mode
10
ns
tALS
ALRCLK setup
To ABCLK rising, slave mode
10
ns
tALH
ALRCLK hold
From ABCLK rising, slave mode
5
ns
tALS
ALRCLK skew
From ABCLK falling, master mode
8
+8
ns
tABDD
ASDATA delay
From ABCLK falling
18
ns
AUXILIARY INTERFACE
tXDS
AAUXDATA setup
To AUXBCLK rising
10
ns
tXDH
AAUXDATA hold
From AUXBCLK rising
5
ns
tXBH
AUXBCLK high
10
ns
tXBL
AUXBCLK low
10
ns
tXLS
AUXLRCLK setup
To AUXBCLK rising
10
ns
tXLH
AUXLRCLK hold
From AUXBCLK rising
5
ns
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