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參數(shù)資料
| 型號(hào)： | AD1836AZ-DBRD |
| 廠商： | Analog Devices Inc |
| 文件頁(yè)數(shù)： | 14/24頁(yè) |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD1836A |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 主要目的： | 音頻編解碼器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD1836A |
| 主要屬性： | 3 個(gè)立體聲 DAC -95 dB THD + N，108 dB SNR，2 個(gè)立體聲 ADC -92 dB THD + N，105 dB SNR |
| 次要屬性： | 接受 16/18/20/24 位數(shù)據(jù)，SPI 接口，支持 48 或 96 kHz 采樣率 |
| 已供物品： | 板 |
| 產(chǎn)品目錄頁(yè)面： | 776 (CN2011-ZH PDF) |
| 相關(guān)產(chǎn)品： | AD1836ACSZ-ND - IC CODEC 4ADC/6DAC 24 BIT 52MQFP AD1836AASZRLTR-ND - IC CODEC 4ADC/6DAC 24 BIT 52MQFP AD1836AASZ-ND - IC CODEC 4ADC/6DAC 24 BIT 52MQFP |
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Data Sheet
AD1836A
Rev. A | Page 21 of 24
Table 19. ADC Control Register 3
When changing clock mode, other SPI bits that are written during the same SPI transaction may be lost. Therefore, it is recommended
that these be set separately.
Address
RD/WR
Reserved
Clock Mode
Function
Left Differential
I/P Select
Right
Differential
I/P Select
Left
MUX/PGA
Enable
Left MUX
I/P Select
Right
MUX/PGA
Enable
Right
MUX I/P
Select
15, 14,
13, 12
11
10, 9, 8
7, 6
5
4
3
2
1
0
1110
0
000
00 = 256 × fS
01 = 512 × fS
10 = 768 × fS
0 = Differential
PGA Mode
1 = PGA/MUX
Mode (Single-
Ended Input)
0 = Differential
PGA Mode
1 = PGA/MUX
Mode (Single-
Ended Input)
0 = Direct
1 = MUX/PGA
0 = I/P 0
1 = I/P 1
0 = Direct
1 = MUX/PGA
0 = I/P 0
1 = I/P 1
Table 20. ADC Peak Level Data Registers
Address
RD/WR
Reserved
Peak Level Data (10 Bits)
6 Data Bits
4 Fixed Bits
15, 14, 13, 12
11
10
9:4
3:0
1000 = ADC1L
1001 = ADC1R
1010 = ADC2L
1011 = ADC2R
1
0
000000 = 0.0 dBFS
000001 = –1.0 dBFS
000010 = –2.0 dBFS
000011 = –3.0 dBFS
111100 = –60 dBFS Min
0000
The 4 LSBs are always zero.
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