- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄366235 > 62371AB (Intel Corp.) multi-function PCI device(多功能PCI設(shè)備) PDF資料下載
參數(shù)資料
| 型號： | 62371AB |
| 廠商： | Intel Corp. |
| 英文描述： | multi-function PCI device(多功能PCI設(shè)備) |
| 中文描述： | 多功能PCI設(shè)備（多功能的PCI設(shè)備） |
| 文件頁數(shù)： | 194/284頁 |
| 文件大?。?/td> | 1042K |
| 代理商： | 62371AB |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁當(dāng)前第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁
82371AB (PIIX4)
E
194
4/9/97 2:23 PM PIIX4aDS
INTEL CONFIDENTIAL
(until publication date)
PRELIMINARY
transfers are executed with the synchronous DMA timings. The PIO transfers are executed using compatible
timings or fast timings if also enabled.
PIO IDE Timing Modes
IDE data port transaction latency consists of startup latency, cycle latency, and shutdown latency. Startup
latency is incurred when a PCI master cycle targeting the IDE data port is decoded and the DA[2:0] and CSxx#
lines are not set up. Startup latency provides the setup time for the DA[2:0] and CSxx# lines prior to assertion of
the read and write strobes (DIOR# and DIOW#).
Cycle latency consists of the I/O command strobe assertion length and recovery time. Recovery time is provided
so that transactions may occur back-to-back on the IDE interface (without incurring startup and shutdown
latency) without violating minimum cycle periods for the IDE interface. The command strobe assertion width for
the enhanced timing mode is selected by the IDETIM Register and may be set to 2, 3, 4, or 5 PCI clocks. The
recovery time is selected by the IDETIM Register and may be set to 1, 2, 3, or 4 PCI clocks.
If IORDY is asserted when the initial sample point is reached, no wait states are added to the command strobe
assertion length. If IORDY is negated when the initial sample point is reached, additional wait states are added.
Since the rising edge of IORDY must be synchronized, at least two additional PCI clocks are added.
Shutdown latency is incurred after outstanding scheduled IDE data port transactions (either a non-empty write
post buffer or an outstanding read prefetch cycles) have completed and before other transactions can proceed. It
provides hold time on the DA[2:0] and CSxx# lines with respect to the read and write strobes (DIOR# and
DIOW#). Shutdown latency is 2 PCI clocks in duration.
The IDE timings for various transaction types are shown in Table 30. Note that bit 2 (16-bit I/O recovery enable)
of the ISA I/O Recovery Timer Register does not add wait states to IDE data port read accesses when any of
the fast timing modes are enabled.
Table 30. IDE Transaction Timings (PCI Clocks)
IDE Transaction Type
Startup
Latency
ISP
RCT
Shutdown
Latency
Non-Data Port Compatible
4
11
22
2
Data Port Compatible
3
6
14
2
Fast Timing Mode
2
2–5
1–4
2
IORDY Masking
The IORDY signal can be ignored and assumed asserted at the first IORDY Sample Point (ISP) on a drive by
drive basis via the IDETIM Register.
PIO 32-Bit IDE Data Port Accesses
A 32-bit PCI transaction run to the IDE data address (01F0h primary, 0170h secondary) results in two back-to-
back 16-bit transactions to the IDE data port. The 32-bit data port feature is enabled for all timings, not just
enhanced timing. For compatible timings, a shutdown and startup latency is incurred between the two 16-bit
halves of the IDE transaction. This guarantees that the chip selects will be negated for at least 2 PCI clocks
between the two cycles.
PIO IDE Data Port Prefetching and Posting
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 6259 | CONNECTOR ACCESSORY |
| 6273 | 8-BIT LATCHED DMOS POWER DRIVER |
| 6275 | 8-BIT SERIAL-INPUT, CONSTANTCURRENT LATCHED LED DRIVER |
| 6276 | 16-BIT SERIAL-INPUT, CONSTANTCURRENT LATCHED LED DRIVER |
| 6277 | 8-BIT SERIAL-INPUT, CONSTANTCURRENT LATCHED LED DRIVER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 6237201015 | 制造商:Varta 功能描述:2/3 A Series Lithium 3 V 1350 mAh With Sleeve and Wire Cylindrical Battery |
| 6237201301 | 制造商:Varta 功能描述:BATTERY LITHIUM 2/3AA PCB 3V 制造商:Varta 功能描述:BATTERY, LITHIUM, 2/3AA, PCB, 3V 制造商:Varta 功能描述:2/3 AA Lithium 3 V 1350 mAh PCB Cylindrical Battery |
| 62372091322 | 制造商:3M Electronic Products Division 功能描述:HOT MELT ADHESIVELM Q 5/8"X8" 制造商:3M Electronic Products Division 功能描述:SCOTCH-WELD HOT MELT/LOW MELT 5KG 3762M |
| 62372093302 | 制造商:3M Electronic Products Division 功能描述:HOT MELT ADHESIVE |
| 62372098301 | 制造商:3M Electronic Products Division 功能描述:HOT MELT ADHESIVE |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。