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參數(shù)資料
| 型號(hào)： | μPD78197Y |
| 廠商： | NEC Corp. |
| 英文描述： | 8 Bit Single Chip Microcontrollers(8 位單片微控制器) |
| 中文描述： | 8位單片機(jī)微控制器（8位單片微控制器） |
| 文件頁(yè)數(shù)： | 116/365頁(yè) |
| 文件大小： | 1416K |
| 代理商： | ΜPD78197Y |
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CHAPTER 7 CLOCK GENERATION CIRCUIT (
μ
PD789197Y Subseries )
116
7.6.2 Switching between system clock and CPU clock
The following figure illustrates how the CPU clock and system clock switch.
Figure 7-8. Switching between System Clock and CPU Clock
<1>
The CPU is reset when the RESET pin is made low on power application. The effect of resetting is
released when the RESET pin is later made high, and the main system clock starts oscillating. At this time,
the time during which oscillation settles (2
After that, the CPU starts instruction execution at the slow speed of the main system clock (1.6
μ
s: at
5.0-MHz operation).
<2>
After the time required for the V
DD
voltage to rise to the level at which the CPU can operate at the high
speed has elapsed, 1 bit (PCC1) of the processor clock control register (PCC) and bit 4 (CSS0) of the
subclock control register (CSS0) are rewritten so that the high speed operation can be selected.
<3>
A drop of the V
DD
voltage is detected with an interrupt request signal. The clock is switched to the
subsystem clock. (At this moment, the subsystem clock must be in the oscillation settling status.)
<4>
A recover of the V
DD
voltage is detected with an interrupt request signal. Bit 7 (MCC) of PCC is set to 0,
and then the main system clock starts oscillating. After the time required for the oscillation to settle has
elapsed, PCC1 and CSS0 are rewritten so that high-speed operation can be selected again.
15
/f
X
) is automatically secured.
Caution
When the main system clock is stopped and the subsystem clock is operating, allow
sufficient time for the oscillation to settle by coding the program before switching again
from the subsystem clock to the main system clock.
System Clock
CPU Clock
Interrupt Request Signal
RESET
V
DD
f
X
f
X
f
XT
f
X
Slow
Operation
Fast Operation
Subsystem Clock
Operation
Fast Operation
Wait (6.55 ms: at 5.0-MHz operation)
Internal Reset Operation
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