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參數(shù)資料
| 型號： | μPD78015F(A) |
| 廠商： | NEC Corp. |
| 英文描述： | 8 Bit Single Chip Microcontrollers(8位單片微控制器) |
| 中文描述： | 8位單片機(jī)微控制器（8位單片微控制器） |
| 文件頁數(shù)： | 269/521頁 |
| 文件大小： | 1988K |
| 代理商： | ΜPD78015F(A) |
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269
CHAPTER 15 SERIAL INTERFACE CHANNEL 0 (
μ
PD78018F SUBSERIES)
Figure 15-4. Format of Serial Bus Interface Control Register (2/2)
Note
The busy mode can be released when transfer by the serial interface has been started. However, the
BSYE flag is not cleared to 0.
Remarks 1.
Bits 0, 1, and 4 (RELT, CMDT, and ACKT) are 0 when they are read after data has been set.
2.
CSIE0 : Bit 7 of the serial operation mode register 0 (CSIM0)
ACKT
Outputs acknowledge signal in synchronization with falling edge of clock of SCK0 immediately after
instruction that sets this bit to 1 has been executed. After acknowledge signal has been output, this bit is
automatically cleared to 0.
This bit is also cleared to 0 when transfer of serial interface is started or when CSIE0 = 0.
R/W
ACKE
Acknowledge signal output control
0
Disables automatic output of acknowledge signal (output by ACKT is enabled)
Outputs acknowledge signal in synchronization with falling edge of 9th clock of
SCK0 (automatically outputs when ACKE = 1).
Before completion of
transfer
Outputs acknowledge signal in synchronization with falling edge of clock of SCK0
immediately after instruction that sets this bit to 1 has been executed (automatically
output when ACKE = 1). However, this bit is not automatically cleared to 0 after
acknowledge signal has been output.
After completion of
transfer
1
R/W
R
ACKD
Acknowledge detection
Clearing conditions (ACKD = 0)
At falling edge of clock of SCK0 immediately after
busy mode is released after transfer start instruction
has been executed
When CSIE0 = 0
When RESET is input
Setting condition (ACKD = 1)
When acknowledge signal (ACK) is detected at
rising edge of clock of SCK0 after completion of
transfer
BSYE
Synchronous busy signal output control
0
Disables output of busy signal in synchronization with falling edge of clock of SCK0 immediately after
instruction that clears this bit to 0 has been executed.
R/W
Note
1
Outputs busy signal from falling edge of clock of SCK0 following acknowledge signal.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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