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參數(shù)資料
| 型號(hào)： | μPD753108 |
| 廠(chǎng)商： | NEC Corp. |
| 英文描述： | 4 Bit Single Chip Microcontrollers(4位單片微控制器) |
| 中文描述： | 4位單片微控制器（4位單片微控制器） |
| 文件頁(yè)數(shù)： | 11/459頁(yè) |
| 文件大?。?/td> | 2307K |
| 代理商： | ΜPD753108 |
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11
CONTENTS
CHAPTER 1 GENERAL ..................................................................................................................
1.1
Functional Outline ..............................................................................................................................
1.2
Ordering Information .........................................................................................................................
1.3
Differences among
μ
PD753108 Subseries Products....................................................................
1.4
Block Diagram.....................................................................................................................................
1.5
Pin Configuration (Top View) ...........................................................................................................
21
22
23
23
24
25
CHAPTER 2 PIN FUNCTION ........................................................................................................
2.1
Pin Functions of
μ
PD753108 ............................................................................................................
2.2
Pin Functions ......................................................................................................................................
2.2.1
P00 to P03 (PORT0), P10 to P13 (PORT1).........................................................................
2.2.2
P20 to P23 (PORT2), P30 to P33 (PORT3), P50 to P53 (PORT5), P60 to P63 (PORT6),
P80 to P83 (PORT8), and P90 to P93 (PORT9) .................................................................
2.2.3
TI0 to TI2.................................................................................................................................
2.2.4
PTO0 to PTO2 ........................................................................................................................
2.2.5
PCL..........................................................................................................................................
2.2.6
BUZ..........................................................................................................................................
2.2.7
SCK, SO/SB0, and SI/SB1 ....................................................................................................
2.2.8
INT4 .........................................................................................................................................
2.2.9
INT0 and INT1 ........................................................................................................................
2.2.10
INT2 .........................................................................................................................................
2.2.11
KR0 to KR3 .............................................................................................................................
2.2.12
S0 to S23 ................................................................................................................................
2.2.13
COM0 to COM3 ......................................................................................................................
2.2.14
V
LC0
to V
LC2
.............................................................................................................................
2.2.15
BIAS ........................................................................................................................................
2.2.16
LCDCL.....................................................................................................................................
2.2.17
SYNC.......................................................................................................................................
2.2.18
X1 and X2 ...............................................................................................................................
2.2.19
XT1 and XT2...........................................................................................................................
2.2.20
RESET.....................................................................................................................................
2.2.21
MD0 to MD3 (
μ
PD75P3116 only)..........................................................................................
2.2.22
D0 to D7 (
μ
PD75P3116 only)................................................................................................
2.2.23
IC (
μ
PD753104, 753106, and 753108 only) ........................................................................
2.2.24
V
PP
(
μ
PD75P3116 only) .........................................................................................................
2.2.25
V
DD
...........................................................................................................................................
2.2.26
V
SS
...........................................................................................................................................
2.3
Pin Input/Output Circuits ..................................................................................................................
2.4
Recommended Connections for Unused Pins ..............................................................................
27
27
31
31
32
32
33
33
33
33
33
34
34
35
35
35
35
35
35
35
36
36
36
37
37
37
37
37
37
38
41
CHAPTER 3 FEATURES OF ARCHITECTURE AND MEMORY MAP .................................
3.1
Bank Configuration of Data Memory and Addressing Mode ......................................................
3.1.1
Bank configuration of data memory ......................................................................................
3.1.2
Addressing mode of data memory ........................................................................................
3.2
Bank Configuration of General-Purpose Registers......................................................................
3.3
Memory-Mapped I/O ...........................................................................................................................
43
43
43
45
59
64
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