參數(shù)資料
型號: μPD4516821A
廠商: NEC Corp.
英文描述: 16M-bit Synchronous DRAM(16M 同步動態(tài)RAM)
中文描述: 1,600位同步DRAM(1,600同步動態(tài)RAM)的
文件頁數(shù): 31/86頁
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代理商: ΜPD4516821A
μ
PD4516421A, 4516821A, 4516161A for Rev. P
31
11.4 Read to Write Command Interval
During a read cycle, READ can be interrupted by WRITE.
The Read and Write command interval is 1 cycle minimum. There is a restriction to avoid data conflict. The data
bus must be Hi-Z using DQM before WRITE.
D1
D2
D3
D4
Read
DQ
Command
CLK
T0
T2
T1
T3
T4
T5
T6
T7
T8
Burst length = 4
Write
DQM
Hi-Z
1cycle
READ can be interrupted by WRITE. DQM must be High at least 3 clocks prior to the Write command.
CLK
T0
T2
T1
T3
T4
T5
T6
T7
T8
Burst length = 8
T9
Q1
Q2
Q3
Read
DQ
Command
CAS latency = 2
D1
D2
D3
Write
DQM
Hi-Z is
necessary
Q1
Q2
Read
DQ
Command
CAS latency = 3
D1
D2
D3
Write
DQM
Hi-Z is
necessary
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PDF描述
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