Rev. 1.01 D0 – PL1EN (PLL # 1 Enable Select) This bit-field permits the user to enable or disable PLL # 1, within the XRT8001 WAN Cl" />
參數(shù)資料
型號： XRT8001IDTR-F
廠商： Exar Corporation
文件頁數(shù)： 10/48頁
文件大?。?/td> 0K
描述： IC WAN CLOCK E1/E1 DUAL 18SOIC
產(chǎn)品變化通告： Packaging Change 15/Jul/2010
標(biāo)準(zhǔn)包裝： 1,000
類型： 時鐘/頻率發(fā)生器
PLL： 是
主要目的： 以太網(wǎng)（WAN），T1/E1
輸入： 時鐘
輸出： 時鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:2
差分 - 輸入:輸出： 無/無
頻率 - 最大： 16.384kHz
電源電壓： 3.3 V ~ 5 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 18-SOIC（0.295"，7.50mm 寬）
供應(yīng)商設(shè)備封裝： 18-SOIC
包裝： 帶卷 (TR)
XRT8001
18
Rev. 1.01
D0 – PL1EN (PLL # 1 Enable Select)
This bit-field permits the user to enable or disable PLL
# 1, within the XRT8001 WAN Clock. Setting this bit-
field to “1” enables PLL # 1 for Frequency Synthesis.
Conversely, setting this bit-field to “0” disables PLL #
1 for Frequency Synthesis.
3.2.2 Command Register CR1 (Address = 0x01)
D4 – D1: (M4 – M1)
These bit-fields are used to support configuration
implementation for both the “Forward/Master” and “E1
to T1 - Forward/Master” Modes. In both the “Forward/
Master” and “E1 to T1 - Forward/Master” Modes, the
XRT8001 WAN Clock will be receiving either a “N x
1.544MHz” or a “N x 2.048MHz” clock signal. The M4
through M1 bit-fields, within this register, permit the
user to specify the value of “N”. As a consequence, the
XRT8001 can be configured to accept a maximum
frequency of “16 x 1.544MHz” or “16 x 2.048MHz”.
D0 – PL2EN (PLL # 2 Enable Select)
This bit-field permits the user to enable or disable PLL
# 2, within the XRT8001 WAN Clock. Setting this bit-
field to “1” enables PLL # 2 for Frequency Synthesis.
Conversely, setting this bit-field to “0” disables PLL #
2 for Frequency Synthesis.
3.2.3 Command Register CR2 (Address = 0x02)
D4 – D0 (SEL1[4:0])
These bit-fields are used to support configuration
implementation for both the “Forward/Master”, “Frac-
tional T1/E1 Reverse/Master” and “High Speed – Re-
verse” Modes.
In the Forward/Master Mode
In the “Forward/Master” Mode, the XRT8001 WAN
Clock will output either a “K x 56kHz” or a “K x 64kHz”
clock signal via the CLK1 output pin. These five (5) bit-
fields within Command Register CR2 are used to define
the value of “K” for the CLK1 Output. As a conse-
quence, the XRT8001 can be configured to generate a
maximum frequency of “32 x 56kHz” or “32 x 64kHz” via
the CLK1 output pin.
In the “Fractional T1/E1 Reverse/Master” Mode
In the “Fractional T1/E1 Reverse/Master” Mode, the
XRT8001 WAN Clock will be receiving either a “P x
56kHz” or a “P x 64kHz” clock signal via the “FIN” input
pin. The XRT8001 WAN Clock will, in response, gen-
erate either a 1.544MHz or a 2.048MHz clock signal via
the CLK1 and/or CLK2 output pins. These five (5) bit-
fields are used to define the value of “P”.
As a
consequence, the XRT8001 can be configured to
accept a maximum frequency of “32 x 56kHz” or “32 x
64kHz”.
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