參數(shù)資料
型號： XRT74L74IB
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： DATACOM, FRAMER, PBGA388
封裝： 35 X 35 MM, PLASTIC, BGA-388
文件頁數(shù)： 3/498頁
文件大小： 2941K
代理商： XRT74L74IB
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XRT74L74
4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
PRELIMINARY
REV. P1.1.1
I
TABLE OF CONTENTS
GENERAL DESCRIPTION.............................................................................................................. 1
F
EATURES
..................................................................................................................................................................... 1
A
PPLICATIONS
............................................................................................................................................................... 1
F
IGURE
1. B
LOCK
D
IAGRAM
OF
THE
XRT74L74 ATM UNI/PPP DS3/E3 F
RAMING
C
ONTROLLER
............................................................. 1
F
IGURE
2. P
IN
O
UT
OF
THE
XRT74L74 DS3/E3 ATM UNI/PPP (388 BALL PBGA)............................................................................... 2
ORDERING INFORMATION ...........................................................................................................2
1.0 REGISTER MAP OF THE XRT74L74 .................................................................................................57
C
OMMON
C
ONTROL
R
EGISTERS
OF
THE
XRT74L74...................................................................................................... 57
CLEAR-CHANNEL FRAMER BLOCK REGISTERS................................................................................................. 58
RECEIVE ATM CELL PROCESSOR/PPP PROCESSOR BLOCK CONTROL REGISTERS ..................................62
OPERATION BLOCK INTERRUPT REGISTER BIT FORMATS ................................................. 71
O
PERATION
C
ONTROL
R
EGISTER
- B
YTE
3 (A
DDRESS
= 0
X
0100)................................................................................. 71
O
PERATION
C
ONTROL
R
EGISTER
- B
YTE
2 (A
DDRESS
= 0
X
0101)................................................................................. 71
O
PERATION
C
ONTROL
- L
OOP
-
BACK
C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
0102)........................................................... 72
O
PERATION
C
ONTROL
R
EGISTER
- B
YTE
0 (A
DDRESS
= 0
X
0103)................................................................................. 73
D
EVICE
ID R
EGISTER
(A
DDRESS
= 0
X
0104)................................................................................................................. 74
R
EVISION
ID R
EGISTER
(A
DDRESS
= 0
X
0105).............................................................................................................. 74
O
PERATION
I
NTERRUPT
S
TATUS
R
EGISTER
- B
YTE
1 (A
DDRESS
= 0
X
0112) .................................................................. 74
O
PERATION
I
NTERRUPT
S
TATUS
R
EGISTER
- B
YTE
0 (A
DDRESS
= 0
X
0113) .................................................................. 75
O
PERATION
I
NTERRUPT
E
NABLE
R
EGISTER
- B
YTE
1 (A
DDRESS
= 0
X
0116) .................................................................. 76
O
PERATION
I
NTERRUPT
E
NABLE
R
EGISTER
- B
YTE
0 (A
DDRESS
= 0
X
0117) .................................................................. 77
CHANNEL INTERRUPT INDICATION REGISTERS.................................................................... 78
C
HANNEL
I
NTERRUPT
I
NDICATOR
- R
ECEIVE
C
ELL
P
ROCESSOR
/PPP P
ROCESSOR
B
LOCK
(A
DDRESS
= 0
X
0119) ...........79
C
HANNEL
I
NTERRUPT
I
NDICATOR
- LIU/J
ITTER
A
TTENUATOR
B
LOCK
(A
DDRESS
= 0
X
011D)........................................... 79
C
HANNEL
I
NTERRUPT
I
NDICATOR
- T
RANSMIT
C
ELL
P
ROCESSOR
/PPP P
ROCESSOR
B
LOCK
(A
DDRESS
= 0
X
0121) ......... 80
C
HANNEL
I
NTERRUPT
I
NDICATOR
- DS3/E3 F
RAMER
B
LOCK
(A
DDRESS
= 0
X
0127) ....................................................... 80
O
PERATION
G
ENERAL
P
URPOSE
P
IN
D
ATA
R
EGISTER
(A
DDRESS
= 0
X
0147)................................................................. 81
O
PERATION
G
ENERAL
P
URPOSE
P
IN
D
IRECTION
C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
014B) ........................................ 81
RECEIVE UTOPIA INTERFACE BLOCK .....................................................................................82
T
ABLE
1: R
ECEIVE
UTOPIA/POS-PHY I
NTERFACE
B
LOCK
- R
EGISTER
/A
DDRESS
M
AP
.......................................................................... 82
R
ECEIVE
UTOPIA/POS-PHY C
ONTROL
R
EGISTER
- B
YTE
0 (A
DDRESS
= 0
X
0503)...................................................... 82
R
ECEIVE
UTOPIA P
ORT
A
DDRESS
R
EGISTER
(A
DDRESS
= 0
X
0513)............................................................................ 85
R
ECEIVE
UTOPIA P
ORT
N
UMBER
R
EGISTER
(A
DDRESS
= 0
X
0517) ............................................................................. 85
TRANSMIT UTOPIA INTERFACE BLOCK .................................................................................. 87
T
ABLE
2: T
RANSMIT
UTOPIA I
NTERFACE
B
LOCK
- R
EGISTER
/A
DDRESS
M
AP
......................................................................................... 87
T
RANSMIT
UTOPIA/POS-PHY C
ONTROL
R
EGISTER
- B
YTE
0 (A
DDRESS
= 0
X
0583).................................................... 87
T
RANSMIT
UTOPIA P
ORT
A
DDRESS
R
EGISTER
(A
DDRESS
= 0
X
0593).......................................................................... 90
T
RANSMIT
UTOPIA P
ORT
N
UMBER
R
EGISTER
(A
DDRESS
= 0
X
0597) ........................................................................... 90
2.0 MICROPROCESSOR INFO .................................................................................................................92
3.0 TRANSMIT SECTION ..........................................................................................................................93
3.1 TRANSMIT UTOPIA INTERFACE BLOCK .................................................................................................... 93
3.1.1 BRIEF DESCRIPTION OF THE TRANSMIT UTOPIA INTERFACE........................................................................... 93
F
IGURE
3. S
IMPLE
B
LOCK
D
IAGRAM
OF
T
RANSMIT
UTOPIA I
NTERFACE
................................................................................................. 94
3.1.2 FUNCTIONAL DESCRIPTION OF THE TRANSMIT UTOPIA INTERFACE.............................................................. 94
F
IGURE
4. F
UNCTIONAL
B
LOCK
D
IAGRAM
OF
THE
T
RANSMIT
UTOPIA B
LOCK
........................................................................................ 95
F
IGURE
5. T
IMING
D
IAGRAM
OF
T
X
UC
LAV
/T
X
F
ULL
B
AND
VARIOUS
OTHER
SIGNALS
DURING
WRITES
TO
THE
T
RANSMIT
UTOPIA,
WHILE
OPER
-
ATING
IN
THE
O
CTET
-L
EVEL
H
ANDSHAKING
M
ODE
................................................................................................................ 100
F
IGURE
6. T
IMING
D
IAGRAM
OF
VARIOUS
T
RANSMIT
UTOPIA I
NTERFACE
BLOCK
SIGNALS
,
WHEN
THE
T
RANSMIT
UTOPIA I
NTERFACE
BLOCK
IS
OPERATING
IN
THE
“C
ELL
L
EVEL
H
ANDSHAKING
” M
ODE
........................................................................................................ 101
F
IGURE
7. S
IMPLE
I
LLUSTRATION
OF
S
INGLE
-PHY O
PERATION
............................................................................................................ 104
F
IGURE
8. F
LOW
C
HART
DEPICTING
THE
APPROACH
THAT
THE
ATM L
AYER
P
ROCESSOR
SHOULD
TAKE
WHEN
WRITING
ATM C
ELL
D
ATA
INTO
THE
T
RANSMIT
UTOPIA I
NTERFACE
BLOCK
,
WHEN
THE
UNI
IS
OPERATING
IN
THE
S
INGLE
PHY M
ODE
.................................. 105
F
IGURE
9. T
IMING
D
IAGRAM
OF
ATM L
AYER
PROCESSOR
T
RANSMITTING
D
ATA
TO
THE
UNI
OVER
THE
UTOPIA D
ATA
B
US
, (S
INGLE
-PHY
M
ODE
/C
ELL
-L
EVEL
H
ANDSHAKING
)...................................................................................................................................... 106
F
IGURE
10. T
IMING
D
IAGRAM
OF
ATM L
AYER
P
ROCESSOR
T
RANSMITTING
D
ATA
TO
THE
UNI
OVER
THE
UTOPIA D
ATA
B
US
(S
INGLE
-PHY
M
ODE
/O
CTET
-L
EVEL
H
ANDSHAKING
)................................................................................................................................... 106
F
IGURE
11. A
N
I
LLUSTRATION
OF
M
ULTI
-PHY O
PERATION
WITH
UNI D
EVICES
#1
AND
#2.................................................................... 108
F
IGURE
12. T
IMING
D
IAGRAM
ILLUSTRATING
THE
B
EHAVIOR
OF
VARIOUS
SIGNALS
FROM
THE
ATM L
AYER
PROCESSOR
AND
UNI,
DURING
P
OLL
-
相關(guān)PDF資料
PDF描述
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L02 TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
XRT75L02IV TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
XRT75L03D THREE CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DES 功能描述:時鐘合成器/抖動清除器 LIU+DESYNCH 3.3V LIU+DESYNCH 3.3V RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT75L00DIV 功能描述:外圍驅(qū)動器與原件 - PCI 3.3V 1 CH E3/DS3/STS W/SONET DE-SYNCH RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
XRT75L00DIV-F 功能描述:外圍驅(qū)動器與原件 - PCI 1-Ch DS3, E3, SONET RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
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