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  • 參數資料
    型號: XRT72L54IB
    廠商: Exar Corporation
    文件頁數: 185/484頁
    文件大?。?/td> 0K
    描述: IC FRAMER DS3/E3 4CH 272PBGA
    產品變化通告: XRT72Lx Series Obsolescence 02/May/2012
    標準包裝: 40
    控制器類型: DS3/E3 調幀器
    電源電壓: 3.3V
    電流 - 電源: 190mA
    工作溫度: -40°C ~ 85°C
    安裝類型: 表面貼裝
    封裝/外殼: 272-BBGA
    供應商設備封裝: 272-PBGA(27x27)
    包裝: 托盤
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    á
    FOUR CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
    XRT72L54
    PRELIMINARY
    REV. P1.1.2
    246
    4.3.6.2.8
    The Detection of CP-Bit Error Inter-
    rupt
    If the Detection of CP-Bit Error Interrupt is enabled,
    then the XRT72L54 Framer IC will generate an inter-
    rupt, anytime the Receive DS3 Framer block has de-
    tected a CP-bit error, within the incoming DS3 data
    stream.
    Enabling and Disabling the Detection of CP-Bit
    Error Interrupt:
    The user can enable or disable the Detection of CP-
    Bit Error Interrupt, by writing the appropriate value in-
    to Bit 7 (CP-Bit Error Interrupt Enable) within the
    RxDS3 Interrupt Enable Register, as illustrated below.
    Setting this bit-field to “1” enables this interrupt. Con-
    versely, setting this bit-field to “0” disables this inter-
    rupt.
    Servicing the Detection of CP-Bit Error Interrupt
    Whenever the XRT72L54 Framer IC detects this in-
    terrupt, it will do all of the following.
    It will assert the Interrupt Request output pin (INT)
    by driving it "High".
    It will set Bit 7 (CP-Bit Error Interrupt Status) within
    the Rx DS3 Interrupt Status Register, to “1”, as indi-
    cated below.
    Whenever the Terminal Equipment encounters the
    Detection of CP-bit Error Interrupt, it should do the
    following.
    It should read contents of PMON Frame CP-Bit
    Error Count Register (located at 0x72 and 0x73), in
    order to determine the number of CP-bit errors
    recently received.
    4.3.6.2.9
    The Receive FEAC Message - Valida-
    tion Interrupt
    If the Receive FEAC Message - Validation Interrupt is
    enabled, then the XRT72L54 Framer IC will generate
    an interrupt any time the Receive FEAC Processor
    validates a new FEAC (Far-End Alarm & Control)
    Message.
    In particular, the Receive FEAC Processor will vali-
    date a FEAC Message, it that same FEAC Message
    has been received in 8 of the last 10 FEAC Message
    receptions.
    Enabling/Disabling the Receive FEAC Message -
    Validation Interrupt
    The user can enable or disable the Receive FEAC
    Message - Validation Interrupt, by writing the appro-
    priate data into Bit 1 (RxFEAC Valid Interrupt Enable)
    within the RxDS3 FEAC Interrupt Enable/Status Reg-
    ister, as indicated below.
    RXDS3 INTERRUPT ENABLE REGISTER (ADDRESS = 0X12)
    BIT 7BIT 6BIT 5BIT 4BIT 3BIT 2BIT 1BIT 0
    CP Bit Error
    Interrupt
    Enable
    LOS
    Interrupt
    Enable
    AIS
    Interrupt
    Enable
    Idle Interrupt
    Enable
    FERF
    Interrupt
    Enable
    AIC
    Interrupt
    Enable
    OOF
    Interrupt
    Enable
    P-Bit Error
    Interrupt
    Enable
    R/W
    0
    0000
    000
    RXDS3 INTERRUPT STATUS REGISTER (ADDRESS = 0X13)
    BIT 7BIT 6BIT 5BIT 4BIT 3BIT 2BIT 1BIT 0
    CP-Bit Error
    Interrupt
    Status
    LOS
    Interrupt
    Status
    AIS
    Interrupt
    Status
    Idle Interrupt
    Status
    FERF
    Interrupt
    Status
    AIC
    Interrupt
    Status
    OOF
    Interrupt
    Status
    P-Bit Error
    Interrupt
    Status
    RUR
    1
    0000
    001
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