參數(shù)資料
型號： XRT72L54IB
廠商： Exar Corporation
文件頁數(shù)： 184/484頁
文件大?。?/td> 0K
描述： IC FRAMER DS3/E3 4CH 272PBGA
產品變化通告： XRT72Lx Series Obsolescence 02/May/2012
標準包裝： 40
控制器類型： DS3/E3 調幀器
電源電壓： 3.3V
電流 - 電源： 190mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 272-BBGA
供應商設備封裝： 272-PBGA（27x27）
包裝： 托盤
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XRT72L54
FOUR CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
á
PRELIMINARY
REV. P1.1.2
245
It will set Bit 3 (AIC Interrupt Status), within the Rx
DS3 Interrupt Status Register, to “1”, as indicated
below.
Whenever the Terminal Equipment encounters this in-
terrupt, it should do the following.
It should continue to check the state of the AIC bit,
in order to see if this change is constant.
If this change is constant, then the user should con-
figure the XRT72L54 Framer IC to operate in the
M13 framing format, if the AIC bit-field is “0”.
Conversely, if the AIC bit-field is “1”, then the user
should configure the XRT72L54 Framer IC to oper-
ate in the C-bit Parity framing format.
4.3.6.2.7
The Detection of P-Bit Error Interrupt
If the Detection of P-Bit Error Interrupt is enabled,
then the XRT72L54 Framer IC will generate an inter-
rupt, anytime the Receive DS3 Framer block has de-
tected a P-bit error, within the incoming DS3 data
stream.
Enabling and Disabling the Detection of P-Bit Er-
ror Interrupt:
The user can enable or disable the Detection of P-Bit
Error Interrupt, by writing the appropriate value into
Bit 0 (P-Bit Error Interrupt Enable) within the RxDS3
Interrupt Enable Register, as illustrated below.
Setting this bit-field to “1” enables this interrupt. Con-
versely, setting this bit-field to “0” disables this inter-
rupt.
Servicing the Detection of P-Bit Error Interrupt
Whenever the XRT72L54 Framer IC detects this in-
terrupt, it will do all of the following.
It will assert the Interrupt Request output pin (INT)
by driving it "High".
It will set Bit 0 (P-Bit Error Interrupt Status) within
the Rx DS3 Interrupt Status Register, to “1”, as indi-
cated below.
Whenever the Terminal Equipment encounters the
Detection of P-bit Error Interrupt, It should read the
contents of PMON Parity Error Count Register (locat-
ed at 0x54 and 0x55), in order to determine the num-
ber of P-bit errors recently received.
RXDS3 INTERRUPT STATUS REGISTER (ADDRESS = 0X13)
BIT 7BIT 6BIT 5BIT 4BIT 3BIT 2BIT 1BIT 0
CP-Bit Error
Interrupt
Status
LOS
Interrupt
Status
AIS
Interrupt
Status
Idle Interrupt
Status
FERF
Interrupt
Status
AIC
Interrupt
Status
OOF
Interrupt
Status
P-Bit Error
Interrupt
Status
RURRUR
RUR
RURRUR
00
000
100
RXDS3 INTERRUPT ENABLE REGISTER (ADDRESS = 0X12)
BIT 7BIT 6BIT 5BIT 4BIT 3BIT 2BIT 1BIT 0
CP Bit Error
Interrupt
Enable
LOS
Interrupt
Enable
AIS
Interrupt
Enable
Idle Interrupt
Enable
FERF
Interrupt
Enable
AIC
Interrupt
Enable
OOF
Interrupt
Enable
P-Bit Error
Interrupt
Enable
R/W
00
000
RXDS3 INTERRUPT STATUS REGISTER (ADDRESS = 0X13)
BIT 7BIT 6BIT 5BIT 4BIT 3BIT 2BIT 1BIT 0
CP-Bit Error
Interrupt
Status
LOS
Interrupt
Status
AIS
Interrupt
Status
Idle Interrupt
Status
FERF
Interrupt
Status
AIC
Interrupt
Status
OOF
Interrupt
Status
P-Bit Error
Interrupt
Status
RURRUR
RUR
RURRUR
00
000
001
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