參數(shù)資料
型號(hào)： XRT72L50IQ
廠商： EXAR CORP
元件分類(lèi)： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁(yè)數(shù)： 3/471頁(yè)
文件大?。?/td> 2424K
代理商： XRT72L50IQ
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á
XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. 1.2.1
I
TABLE OF CONTENTS
GENERAL DESCRIPTION ............................................................................................... 1
FEATURES
................................................................................................................................................. 1
APPLICATIONS
........................................................................................................................................... 1
Figure 1. Block Diagram of the XRT72L50 ..................................................................................................................... 1
Figure 2. Pin Out of the XRT72L50 ................................................................................................................................. 2
ORDERING INFORMATION ............................................................................................ 2
TABLE OF CONTENTS ................................................................................................................................. I
PIN DESCRIPTIONS ........................................................................................................ 3
ELECTRICAL CHARACTERISTICS .............................................................................. 20
A
BSOLUTE
M
AXIMUMS
............................................................................................................................. 20
DC E
LECTRICAL
C
HARACTERISTICS
......................................................................................................... 20
AC E
LECTRICAL
C
HARACTERISTICS
......................................................................................................... 20
AC E
LECTRICAL
C
HARACTERISTICS
(C
ONT
.) ............................................................................................ 22
1.0 Timing Diagrams ................................................................................................................................. 26
Figure 3. Timing Diagram for Transmit Payload Input Interface, when the XRT72L50 Device is operating in both the DS3 and
Loop-Timing Modes ....................................................................................................................................... 26
Figure 4. Timing Diagram for the Transmit Payload Input Interface, when the XRT72L50 Device is operating in both the DS3
and Local-Timing Modes ............................................................................................................................... 26
Figure 5. Timing Diagram for the Transmit Payload Data Input Interface, when the XRT72L50 Device is operating in both the
DS3/Nibble and Looped-Timing Modes ......................................................................................................... 27
Figure 6. Timing Diagram for the Transmit Payload Data Input Interface, when the XRT72L50 Device is operating in the DS3/
Nibble and Local-Timing Modes .................................................................................................................... 27
Figure 7. Timing Diagram for the Transmit Overhead Data Input Interface (Method 1 Access) .................................... 28
Figure 8. Timing Diagram for the Transmit Overhead Data Input Interface (Method 2 Access) .................................... 28
Figure 9. Transmit LIU Interface Timing - TxPOS and TxNEG are updated on the rising edge of TxLineClk .............. 29
Figure 10. Transmit LIU Interface Timing - TxPOS and TxNEG are updated on the falling edge of TxLineClk ............ 29
Figure 11. Receive LIU Interface timing - RxPOS and RxNEG are sampled on rising edge of RxLineClk .................. 30
Figure 12. Receive LIU Interface timing - RxPOS and RxNEG are sampled on falling edge of RxLineClk .................. 30
Figure 13. Receive Payload Data Output Interface Timing ........................................................................................... 31
Figure 14. Receive Payload Data Output Interface Timing (Nibble Mode Operation) ................................................... 31
Figure 15. Receive Overhead Data Output Interface Timing (Method 1 - Using RxOHClk) ......................................... 32
Figure 16. Receive Overhead Data Output Interface Timing (Method 2 - Using RxOHEnable) ................................... 32
Figure 17. Microprocessor Interface Timing - Intel-type Programmed I/O Read Operation .......................................... 33
Figure 18. Microprocessor Interface Timing - Intel-type Programmed I/O Write Operation .......................................... 33
Figure 19. Microprocessor Interface Timing - Motorola-type Programmed I/O Read Operation .................................. 34
Figure 20. Microprocessor Interface Timing - Motorola-type Programmed I/O Write Operation .................................. 34
Figure 21. Microprocessor Interface Timing - Reset Pulse Width ................................................................................. 34
2.0 The Microprocessor Interface Block ................................................................................................. 35
2.1 T
HE
M
ICROPROCESSOR
I
NTERFACE
B
LOCK
S
IGNASL
............................................................................................ 35
Figure 22. Block Diagram of the Microprocessor Interface Block ................................................................................. 35
T
ABLE
1: D
ESCRIPTION
OF
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
THAT
EXHIBIT
CONSTANT
ROLES
IN
BOTH
THE
I
NTEL
AND
M
OTOROLA
M
ODES
......................................................................................................................................... 36
T
ABLE
2: D
ESCRIPTION
OF
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
-
OPERATING
IN
THE
I
NTEL
M
ODE
............................... 36
2.2 I
NTERFACING
THE
XRT72L50 DS3/E3 F
RAMER
TO
THE
L
OCAL
μC/μP
VIA
THE
M
ICROPROCESSOR
I
NTERFACE
B
LOCK
37
2.2.1 Interfacing the XRT72L50 DS3/E3 Framer to the Microprocessor over an 8 bit wide bi-directional Data Bus
37
T
ABLE
3: D
ESCRIPTION
OF
THE
M
ICROPROCESSOR
I
NTERFACE
S
IGNALS
-
OPERATING
IN
THE
M
OTOROLA
M
ODE
................ 37
2.2.2 Data Access Modes ................................................................................................................................ 38
2.2.2.1 Data Access using Programmed I/O ............................................................................................. 38
Figure 23. Microprocessor Interface Timing - Intel-type Programmed I/O Read Operation .......................................... 39
Figure 24. Microprocessor Interface Timing - Intel-type Programmed I/O Write Operation .......................................... 40
Figure 25. Microprocessor Interface Timing - Motorola-type Programmed I/O Read Operation .................................. 41
2.3 O
N
-C
HIP
R
EGISTER
O
RGANIZATION
..................................................................................................................... 42
2.3.1 Framer Register Addressing ................................................................................................................... 42
Figure 26. Microprocessor Interface Timing - Motorola-type Programmed I/O Write Operation .................................. 42
T
ABLE
4: R
EGISTER
A
DDRESSING
OF
THE
F
RAMER
P
ROGRAMMER
R
EGISTERS
.................................................................. 42
2.3.2 Framer Register Description ................................................................................................................... 46
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PDF描述
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