參數(shù)資料
型號(hào)： XRS10L120IV
廠商： EXAR CORP
元件分類： 數(shù)字信號(hào)處理外設(shè)
英文描述： SERIAL ATA II: 1:2 PORT MULTIPLIER
中文描述： DSP-MULTIPLIER, PQFP100
封裝： 14 X 14 MM, 1.40 MM HEIGHT, LQFP-100
文件頁(yè)數(shù)： 33/52頁(yè)
文件大?。?/td> 399K
代理商： XRS10L120IV
PRELIMINARY
XRS10L120
31
REV. P1.0.1
SERIAL ATA II: 1:2 PORT MULTIPLIER
N.0047
7:3
Reserved
RO
-
Reserved
2
tdccovrd
0
1 = use tdccen bits to activate/disable transmit duty
cycle correction ports
0 = use pwrdnTxB bits to activate/disable transmit
duty cycle correction ports
1:0
tdccen[1:0]
00
When tdccovrd is asserted, tdccen[N] enables/dis-
ables duty cycle correction from transmit lane N.
1 = enable duty cycle correction from lane N
0 = disable duty cycle correction from lane N
N.0048
7:1
Reserved
RO
-
Reserved
0
pllClkDiv5en
1
1 = enable pllclkDiv5 0 = disable pllClkDiv5
T
ABLE
11: B
IAS
G
ENERATOR
C
ONFIGURATION
/D
EBUG
R
EGISTERS
(MDIO D
EVICE
1
AND
2)
A
DDRESS
H
EX
B
IT
(
S
)
N
AME
RW
R
ESET
V
ALUE
D
ESCRIPTION
N.0060
7:3
Reserved
Reserved
1
bgPwrdn
0
Powers down core of bandgap circuit
0 = Normal operation
1 = power down core of bandgap
The bandgap voltage can be overdriven externally by
setting both bgTesten and bgPwrdn
0
bgTestEn
0
Bandgap test mode enable
0 = Normal operation
1 = Connect bandgap voltage to bgMuxOut
T
ABLE
10: PLL C
ONFIGURATION
/D
EBUG
R
EGISTERS
(MDIO D
EVICE
1
AND
2)
A
DDRESS
H
EX
B
IT
(
S
)
N
AME
R/W
D
EFAULT
D
ESCRIPTION
相關(guān)PDF資料
PDF描述
XRT16C854 2.97V TO 5.5V QUAD UART WITH 128-BYTE FIFO
XRT16L2552 2.25V TO 5.5V DUART WITH 16-BYTE FIFO
XRT3591 SINGLECHIP V. 35 TRANSCEIVER
XRT3591B SINGLECHIP V. 35 TRANSCEIVER
XRT3591BID SINGLECHIP V. 35 TRANSCEIVER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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XRS10L140 制造商:EXAR 制造商全稱:EXAR 功能描述:SERIAL ATA II: PORT MULTIPLIER
XRS10L140ES 功能描述:計(jì)數(shù)器 IC RoHS:否 制造商:NXP Semiconductors 計(jì)數(shù)器類型:Binary Counters 邏輯系列:74LV 位數(shù):10 計(jì)數(shù)法: 計(jì)數(shù)順序: 工作電源電壓:1 V to 5.5 V 工作溫度范圍:- 40 C to + 125 C 封裝 / 箱體:SOT-109 封裝:Reel
XRS10L140IV 制造商:EXAR 制造商全稱:EXAR 功能描述:SERIAL ATA II: PORT MULTIPLIER
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