參數(shù)資料
型號(hào)： XR17D152IM
廠商： EXAR CORP
元件分類： 微控制器/微處理器
英文描述： UNIVERSAL (3.3V AND 5V) PCI BUS DUAL UART
中文描述： 2 CHANNEL(S), 6.25M bps, SERIAL COMM CONTROLLER, PQFP100
封裝： 14 X 14 MM, 1 MM HEIGHT, TQFP-100
文件頁數(shù)： 29/68頁
文件大小： 772K
代理商： XR17D152IM
á
REV. 1.2.0
XR17D152
UNIVERSAL (3.3V AND 5V) PCI BUS DUAL UART
29
5.3.2
Receiver Operation in non-FIFO Mode
5.3.3
Receiver Operation with FIFO
F
IGURE
14. R
ECEIVER
O
PERATION
IN
NON
-FIFO M
ODE
F
IGURE
15. R
ECEIVER
O
PERATION
IN
FIFO
AND
F
LOW
C
ONTROL
M
ODE
R eceive D ata S hift
R egister (R S R )
R eceive
D ata B yte
and E rrors
R H R Interrupt (IS R bit-2)
R eceive D ata
H olding R egister
(R H R )
16X or 8X C lock
(8X M O D E R egister)
R eceive D ata C haracters
D ata B it
V alidation
E rror
Tags in
LS R bits
3:1
Receive Data Shift
Register (RSR)
RXFIFO1
16X or 8X Sampling
Clock (8XMODE Reg.)
E
(
E
L
64 bytes by 11-
bit wide FIFO
Receive Data Characters
FIFO Trigger=48
Example:
- FIFO trigger level set at 48 bytes
- RTS/DTR hyasteresis set at +/-8 chars.
Data fills to 56
Data falls to 40
Data Bit
Validation
Receive Data
FIFO
(64-byte)
Receive
Data
Receive Data
Byte and Errors
RHR Interrupt (ISR bit-2) is programmed at
FIFO trigger level (RXTRG).
FIFO is Enable by FCR bit-0=1
RTS#/DTR# de-asserts when data fills above
the trigger level to suspend remote transmitter.
Enable by EFR bit-6=1, MCR bit-2.
RTS#/DTR# re-asserts when data falls below the
trigger level to restart remote transmitter.
Enable by EFR bit-6=1, MCR bit-2.
相關(guān)PDF資料
PDF描述
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參數(shù)描述
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