參數(shù)資料
型號(hào): XQ2V3000-4CF1144N
廠商: Xilinx, Inc.
英文描述: QPro Virtex-II 1.5V Military QML Platform FPGAs
中文描述: QPro的Virtex - II 1.5V的軍事QML第平臺(tái)FPGA
文件頁(yè)數(shù): 63/128頁(yè)
文件大?。?/td> 2738K
代理商: XQ2V3000-4CF1144N
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QPro Virtex-II 1.5V Military QML Platform FPGAs
DS122 (v1.1) January 7, 2004
Product Specification
www.xilinx.com
1-800-255-7778
63
R
CLB Distributed RAM Switching Characteristics
CLB Shift Register Switching Characteristics
Table 50:
CLB Distributed RAM Switching Characteristics
Description
Symbol
Min
Max
Units
Sequential Delays
Clock CLK to X/Y outputs (WE active) in 16 x 1 mode
T
SHCKO16
T
SHCKO32
T
SHCKOF5
-
2.05
ns
Clock CLK to X/Y outputs (WE active) in 32 x 1 mode
-
2.49
ns
Clock CLK to F5 output
-
2.23
ns
Setup and Hold Times Before/After Clock CLK
BX/BY data inputs (DIN)
T
DS
/T
DH
T
AS
/T
AH
T
WES
/T
WEH
0.67/–0.11
-
ns
F/G address inputs
0.50/ 0.00
-
ns
SR input (WS)
0.53/–0.01
-
ns
Clock CLK
Minimum Pulse Width, High
T
WPH
T
WPL
T
WC
0.72
-
ns
Minimum Pulse Width, Low
0.72
-
ns
Minimum clock period to meet address write cycle time
1.44
-
ns
Table 51:
CLB Shift Register Switching Characteristics
Description
Symbol
Min
Max
Units
Sequential Delays
Clock CLK to X/Y outputs
T
REG
T
REG32
T
REGXB
T
REGYB
T
CKSH
T
REGF5
-
2.92
ns
Clock CLK to X/Y outputs
-
3.35
ns
Clock CLK to XB output via MC15 LUT output
-
2.82
ns
Clock CLK to YB output via MC15 LUT output
-
2.75
ns
Clock CLK to Shiftout
-
2.43
ns
Clock CLK to F5 output
-
3.09
ns
Setup and Hold Times Before/After Clock CLK
BX/BY data inputs (DIN)
T
SRLDS
/T
SRLDH
T
WSS
/T
WSH
0.67/–0.09
-
ns
SR input (WS)
0.24/–0.08
-
ns
Clock CLK
Minimum Pulse Width, High
T
SRPH
T
SRPL
0.72
-
ns
Minimum Pulse Width, Low
0.72
-
ns
ds122_1_1.fm Page 63 Wednesday, January 7, 2004 9:15 PM
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PDF描述
XQ2V3000-4CG717M QPro Virtex-II 1.5V Military QML Platform FPGAs
XQ2V3000-4CG717N QPro Virtex-II 1.5V Military QML Platform FPGAs
XQ2V3000-4FG456M QPro Virtex-II 1.5V Military QML Platform FPGAs
XQ2V3000-4FG456N QPro Virtex-II 1.5V Military QML Platform FPGAs
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