參數(shù)資料
型號(hào): XQ2V3000-4BG728N
廠商: XILINX INC
元件分類: FPGA
英文描述: QPro Virtex-II 1.5V Military QML Platform FPGAs
中文描述: FPGA, 3584 CLBS, 3000000 GATES, 650 MHz, PBGA728
封裝: 1.27 MM PITCH, MS-034BAR-1, BGA-728
文件頁(yè)數(shù): 70/128頁(yè)
文件大?。?/td> 2738K
代理商: XQ2V3000-4BG728N
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QPro Virtex-II 1.5V Military QML Platform FPGAs
70
www.xilinx.com
1-800-255-7778
DS122 (v1.1) January 7, 2004
Product Specification
R
Input Clock Tolerances
Table 62:
Input Clock Tolerances
Description
Symbol
Constraints
F
CLKIN
Min
Max
Units
Input Clock Low/High Pulse Width
PSCLK
PSCLK_PULSE
< 1MHz
25.00
ns
PSCLK and CLKIN
(2)
PSCLK_PULSE and
CLKIN_PULSE
1 – 10 MHz
25.00
ns
10 – 25 MHz
10.00
ns
25 – 50 MHz
5.00
ns
50 – 100 MHz
3.00
ns
100 – 150 MHz
2.40
ns
150 – 200 MHz
2.00
ns
200 – 250 MHz
1.80
ns
250 – 300 MHz
1.50
ns
300 – 350 MHz
1.30
ns
350 – 400 MHz
1.15
ns
> 400 MHz
1.05
ns
Input Clock Cycle-Cycle Jitter (Low Frequency Mode)
CLKIN (using DLL outputs)
(1)
CLKIN_CYC_JITT_DLL_LF
±300
ps
CLKIN (using CLKFX outputs)
(2)
CLKIN_CYC_JITT_FX_LF
±300
ps
Input Clock Cycle-Cycle Jitter (High Frequency Mode)
CLKIN (using DLL outputs)
(1)
CLKIN_CYC_JITT_DLL_HF
±150
ps
CLKIN (using CLKFX outputs)
(2)
CLKIN_CYC_JITT_FX_HF
±150
ps
Input Clock Period Jitter (Low Frequency Mode)
CLKIN (using DLL outputs)
(1)
CLKIN_PER_JITT_DLL_LF
±1
ns
CLKIN (using CLKFX outputs)
(2)
CLKIN_PER_JITT_FX_LF
±1
ns
Input Clock Period Jitter (High Frequency Mode)
CLKIN (using DLL outputs)
(1)
CLKIN_PER_JITT_DLL_HF
±1
ns
CLKIN (using CLKFX outputs)
(2)
CLKIN_PER_JITT_FX_HF
±1
ns
Feedback Clock Path Delay Variation
CLKFB off-chip feedback
CLKFB_DELAY_VAR_EXT
±1
ns
Notes:
1.
2.
3.
“”DLL outputs” is used here to describe the outputs: CLK0, CLK90, CLK180, CLK270, CLK2X, CLK2X180, and CLKDV.
If both DLL and CLKFX outputs are used, follow the more restrictive specification.
If the DCM phase shift feature is used and the CLKIN frequency > 200 MHz, the CLKIN duty cycle must be within ±5% (45/55 to
55/45).
ds122_1_1.fm Page 70 Wednesday, January 7, 2004 9:15 PM
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PDF描述
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