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參數(shù)資料
| 型號： | XPC860SRZP80D4 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Family Hardware Specifications |
| 中文描述： | 32-BIT, 80 MHz, RISC PROCESSOR, PBGA357 |
| 封裝： | PLASTIC, BGA-357 |
| 文件頁數(shù)： | 50/76頁 |
| 文件大?。?/td> | 857K |
| 代理商： | XPC860SRZP80D4 |
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50
MPC860 Family Hardware Specifications
MOTOROLA
Serial Interface AC Electrical Specifications
Figure 11-49. SI Receive Timing Diagram with Normal Clocking (DSC = 0)
83
L1RCLK, L1TCLK width low (DSC =1)
P + 10
—
ns
83a
L1RCLK, L1TCLK width high (DSC = 1)
3
P + 10
—
ns
84
L1CLK edge to L1CLKO valid (DSC = 1)
—
30.00
ns
85
L1RQ valid before falling edge of L1TSYNC
4
1.00
—
L1TCL
K
86
L1GR setup time
2
42.00
—
ns
87
L1GR hold time
42.00
—
ns
88
L1CLK edge to L1SYNC valid (FSD = 00) CNT = 0000, BYT = 0,
DSC = 0)
—
0.00
ns
1
The ratio SYNCCLK/L1RCLK must be greater than 2.5/1.
2
These specs are valid for IDL mode only.
3
Where P = 1/CLKOUT. Thus, for a 25-MHz CLKO1 rate, P = 40 ns.
4
These strobes and TxD on the first bit of the frame become valid after L1CLK edge or L1SYNC, whichever is later.
Table 11-17. SI Timing (continued)
Num
Characteristic
All Frequencies
Unit
Min
Max
L1RXD
(Input)
L1RCLK
(FE=0, CE=0)
(Input)
L1RCLK
(FE=1, CE=1)
(Input)
L1RSYNC
(Input)
L1ST(4-1)
(Output)
71
72
70
71a
RFSD=1
75
73
74
77
78
76
79
BIT0
相關PDF資料 |
PDF描述 |
|---|---|
| XPC860SRCZP66D4 | Family Hardware Specifications |
| XPC860DPZP66D4 | Family Hardware Specifications |
| XPC860PZP66D4 | Family Hardware Specifications |
| XPC860DPZP80D4 | Family Hardware Specifications |
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相關代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| XPC860TCZP66D3 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Family Hardware Specifications |
| XPC860TCZP66D4 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Family Hardware Specifications |
| XPC860TZP50B5 | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
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