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參數(shù)資料
| 型號： | XIO2200AGGW |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 39/202頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PCI-EXPRESS/BUS BRIDGE 176BGA |
| 產(chǎn)品培訓模塊： | PCI Express Basics |
| 標準包裝： | 126 |
| 應用： | PCI Express 至 PCI 轉換橋 |
| 接口： | PCI |
| 電源電壓： | 1.35 V ~ 1.65 V，3 V ~ 3.6 V |
| 封裝/外殼： | 176-LFBGA |
| 供應商設備封裝： | 176-BGA MICROSTAR（15x15） |
| 包裝： | 托盤 |
| 安裝類型： | 表面貼裝 |
| 產(chǎn)品目錄頁面： | 882 (CN2011-ZH PDF) |
| 配用： | XIO2200AEVM-ND - XIO2200AEVM |
| 其它名稱： | 296-19617 |
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1394 OHCI—PCI Configuration Space
120
March 5 2007 June 2011
SCPS154C
7.15 MIN_GNT and MAX_LAT Register
The MIN_GNT and MAX_LAT register communicates to the system the desired setting of bits 158 in the
latency timer and class cache line size register at offset 0Ch in the PCI configuration space (see Section 7.6,
Latency Timer and Class Cache Line Size Register). If a serial EEPROM is detected, then the contents of this
register are loaded through the serial EEPROM interface. If no serial EEPROM is detected, then this register
returns a default value that corresponds to the MAX_LAT = 4, MIN_GNT = 2. See Table 711 for a complete
description of the register contents.
PCI register offset:
3Eh
Register type:
Read/Update
Default value:
0402h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
1
0
Table 711. MIN_GNT and MAX_LAT Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
158
MAX_LAT
RU
Maximum latency. The contents of this field may be used by host BIOS to assign an arbitration priority level
to the OHCI controller. The default for this register indicates that the OHCI controller may need to access
the PCI bus as often as every 0.25 μs; thus, an extremely high priority level is requested. Bits 118 of this
field may also be loaded through the serial EEPROM.
70
MIN_GNT
RU
Minimum grant. The contents of this field may be used by host BIOS to assign a latency timer register value
to the OHCI controller. The default for this register indicates that the OHCI controller may need to sustain
burst transfers for nearly 64 μs and thus request a large value be programmed in bits 158 of the OHCI
controller latency timer and class cache line size register at offset 0Ch in the PCI configuration space (see
Section 7.6, Latency Timer and Class Cache Line Size Register). Bits 30 of this field may also be loaded
through the serial EEPROM.
These bits are reset by a PCI Express reset (PERST), a GRST, or the internally-generated power-on reset.
7.16 OHCI Control Register
The PCI OHCI control register is defined by the 1394 Open Host Controller Interface Specification and
provides a bit for big endian PCI support. See Table 712 for a complete description of the register contents.
PCI register offset:
40h
Register type:
Read/Write, Read-only
Default value:
0000 0000h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 712. OHCI Control Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
311
RSVD
R
Reserved. Bits 311 return 000 0000 0000 0000 0000 0000 0000 0000b when read.
0
GLOBAL_SWAP
RW
When bit 0 is set to 1b, all quadlets read from and written to the PCI interface are byte-swapped (big
endian). The default value for this bit is 0b which is little endian mode.
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