參數(shù)資料
型號(hào): XE8000EV110
廠商: Semtech
文件頁數(shù): 87/193頁
文件大小: 0K
描述: EVAL BOARD FOR XE8802AMI035LF
標(biāo)準(zhǔn)包裝: 1
類型: MCU
適用于相關(guān)產(chǎn)品: XE88LC02MI035
所含物品: 完全組裝的評(píng)估板
產(chǎn)品目錄頁面: 585 (CN2011-ZH PDF)
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Semtech 2006
www.semtech.com
20-5
XE8802 Sensing Machine Data Acquisition MCU
with ZoomingADC and LCD driver
20.6
General counter registers operation
Counters are enabled by CntAEnable, CntBEnable, CntCEnable, and CntDEnable in RegCntOn.
To stop the counter X, CntXEnable must be reset. To start the counter X, CntXEnable must be set. When
counters are cascaded, CntAEnable and CntCEnable also control respectively the counters B and D.
WARNING: THERE SHOULD BE AT LEAST ONE CPU INSTRUCTION BETWEEN THE CONFIGURATION OF
THE COUNTERS AND THE ENABLING.
All counters have a corresponding 8-bit read/write register: RegCntA, RegCntB, RegCntC, and RegCntD. When
read, these registers contain the counter value (or the captured counter value). When written, they modify the
counter comparison values.
It is possible to read any counter at any time, even when the counter is running. The value is guaranteed to be
correct when the counter is running on an internal clock source. For a correct acquisition of the counter value when
running on an external clock source, use one of the three following methods:
1) For slow operating counters (typically at least 8 times slower than the CPU clock), oversample the counter
content and perform a majority operation on the consecutive read results to select the correct actual
content of the counter.
2) Stop the concerned counter, perform the read operation and restart the counter. While stopped, the
counter content is frozen and the counter does not take into account the clock edges delivered on the
external pin.
3) Use the capture mechanism.
When a value is written into the counter register while the counter is in counter mode, both the comparison value is
updated and the counter value is modified. In upcount mode, the register value is reset to zero. In downcount
mode, the comparison value is loaded into the counter. Due to the synchronization mechanism between the
processor clock domain and the external clock source domain, this modification of the counter value can be
postponed until the counter is enabled and that it receives it’s first valid clock edge.
In the PWM mode or in the capture mode, the counter value is not modified by the write operation in the counter
register. Changing to the counter mode, does not update the counter value (no reset in upcount, no load in
downcount mode).
20.7
Clock selection
The clock source for each counter can be individually selected by writing the appropriate value in the register
RegCntCtrlCk.
Clock source for
CntXCkSel(1:0)
CounterA
CounterB
CounterC
CounterD
11
Ck128
10
CkRcExt/4
Ck1k
01
CkRcExt
Ck32k
00
PA(0)
PA(1)
PA(2)
PA(3)
Table 20-11: Clock sources for counters A, B, C and D
Table 20-11 gives the correspondence between the binary codes used for the configuration bits CntACkSel(1:0),
CntBCkSel(1:0), CntCCkSel(1:0) or CntDCkSel(1:0) and the clock source selected respectively for the counters
A, B, C or D.
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