參數(shù)資料
型號(hào)： XC6SLX25T-3FG484I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 46/89頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 6 484FGGBGA
標(biāo)準(zhǔn)包裝： 60
系列： Spartan® 6 LXT
LAB/CLB數(shù)： 1879
邏輯元件/單元數(shù)： 24051
RAM 位總計(jì)： 958464
輸入/輸出數(shù)： 250
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA
Spartan-6 FPGA Data Sheet: DC and Switching Characteristics
DS162 (v3.0) October 17, 2011
Product Specification
50
Block RAM Switching Characteristics
Table 43: Block RAM Switching Characteristics
Symbol
Description
Speed Grade
Units
-3
-3N
-2
-1L
Block RAM Clock to Out Delays
TRCKO_DO
Clock CLK to DOUT output (without output register)(1)
1.85
2.10
3.50
ns, Max
TRCKO_DO_REG
Clock CLK to DOUT output (with output register)(2)
1.60
1.75
2.30
ns, Max
Setup and Hold Times Before/After Clock CLK
TRCCK_ADDR/TRCKC_ADDR
ADDR inputs for XC devices(3)
0.35/
0.10
0.40/
0.12
0.40/
0.12
0.50/
0.15
ns, Min
ADDR inputs for XA and XQ devices(3)
0.35/
0.17
N/A
0.40/
0.17
0.50/
0.15
ns, Min
TRDCK_DI/TRCKD_DI
DIN inputs(4)
0.30/
0.10
0.30/
0.10
0.30/
0.10
0.40/
0.15
ns, Min
TRCCK_EN/TRCKC_EN
Block RAM Enable (EN) input
0.22/
0.05
0.25/
0.06
0.25/
0.06
0.44/
0.10
ns, Min
TRCCK_REGCE/TRCKC_REGCE
CE input of output register
0.20/
0.10
0.20/
0.10
0.20/
0.10
0.28/
0.15
ns, Min
TRCCK_WE/TRCKC_WE
Write Enable (WE) input
0.25/
0.10
0.33/
0.10
0.33/
0.10
0.28/
0.15
ns, Min
Maximum Frequency
FMAX
Block RAM in all modes
320
280
150
MHz
Notes:
1.
TRCKO_DO includes TRCKO_DOA and TRCKO_DOPA as well as the B port equivalent timing parameters.
2.
TRCKO_DO_REG includes TRCKO_DOA_REG and TRCKO_DOPA_REG as well as the B port equivalent timing parameters.
3.
The ADDR setup and hold must be met when EN is asserted (even when WE is deasserted). Otherwise, block RAM data corruption is possible.
4.
TRDCK_DI includes both A and B inputs as well as the parity inputs of A and B.
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