Host Interface T" />
參數(shù)資料
型號： XC56L307VF160
廠商： Freescale Semiconductor
文件頁數(shù)： 51/104頁
文件大小： 0K
描述： IC DSP 24BIT FIXED POINT 196-BGA
標(biāo)準(zhǔn)包裝： 126
系列： DSP563xx
類型： 定點
接口： 主機接口，SSI，SCI
時鐘速率： 160MHz
非易失內(nèi)存： ROM（576 B）
芯片上RAM： 576kB
電壓 - 輸入/輸出： 3.30V
電壓 - 核心： 1.80V
安裝類型： 表面貼裝
封裝/外殼： 196-LBGA
供應(yīng)商設(shè)備封裝： 196-MAPBGA（15x15）
包裝： 托盤
DSP56L307 Technical Data, Rev. 6
2-30
Freescale Semiconductor
Specifications
2.4.6
Host Interface Timing
Table 2-17.
Host Interface Timings1,2,12
No.
Characteristic10
Expression
100 MHz
160 MHz
Unit
Min
Max
Min
Max
317
Read data strobe assertion width
5
HACK assertion width
100 MHz: TC + 9.9
160 MHz: TC + 6.2
19.9
—
12.4
—
ns
318
Read data strobe deassertion width5
HACK deassertion width
9.9
—
6.2
—
ns
319
Read data strobe deassertion width5 after “Last Data Register”
reads8,11, or between two consecutive CVR, ICR, or ISR reads3
HACK deassertion width after “Last Data Register” reads
8,11
100 MHz: 2.5
× T
C + 6.6
31.6
—
20.2
—
ns
320
Write data strobe assertion width6
13.2
—
8.3
—ns
321
Write data strobe deassertion width8
HACK write deassertion width
after ICR, CVR and “Last Data Register” writes
after IVR writes, or
after TXH:TXM:TXL writes (with HLEND= 0), or
after TXL:TXM:TXH writes (with HLEND = 1)
100 MHz: 2.5
× TC + 6.6
160 MHz: 2.5
× T
C + 4.1
31.6
16.5
—
19.8
10.6
—
ns
322
HAS assertion width
9.9
—
6.2
—
ns
323
HAS deassertion to data strobe assertion
4
0.0
—
0.0
—
ns
324
Host data input set-up time before write data strobe deassertion6
9.9
—
6.2
—
ns
325
Host data input hold time after write data strobe deassertion6
3.3
—
2.1
—
ns
326
Read data strobe assertion to output data active from high
impedance5
HACK assertion to output data active from high impedance
3.3
—
2.1
—
ns
327
Read data strobe assertion to output data valid
5
HACK assertion to output data valid
—
24.5
—
16.1
ns
328
Read data strobe deassertion to output data high impedance5
HACK deassertion to output data high impedance
—9.9
—6.2
ns
329
Output data hold time after read data strobe deassertion5
Output data hold time after HACK deassertion
4.1
—
2.1
—
ns
330
HCS assertion to read data strobe deassertion
5
100 MHz: TC + 9.9
160 MHz: TC + 6.2
19.9
—
12.4
—
ns
331
HCS assertion to write data strobe deassertion6
9.9
—
6.2
—
ns
332
HCS assertion to output data valid
—
19.3
—
14.0
ns
333
HCS hold time after data strobe deassertion4
0.0
—
0.0
—
ns
334
Address (HAD[0–7]) set-up time before HAS deassertion
(HMUX=1)
4.7
—
2.9
—
ns
335
Address (HAD[0–7]) hold time after HAS deassertion (HMUX=1)
3.3
—
2.1
—
ns
336
HA[8–10] (HMUX=1), HA[0–2] (HMUX=0), HR/W set-up time
before data strobe assertion
4
Read
Write
0
6.6
—
0
2.9
—
ns
337
HA[8–10] (HMUX=1), HA[0–2] (HMUX=0), HR/W hold time after
data strobe deassertion4
3.3
—
2.1
—
ns
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PDF描述
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