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參數(shù)資料
| 型號(hào)： | XC4VFX12-12SFG363C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 38/58頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA VIRTEX-4 FX 12K 363FCBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Virtex®-4 FX |
| LAB/CLB數(shù)： | 1368 |
| 邏輯元件/單元數(shù)： | 12312 |
| RAM 位總計(jì)： | 663552 |
| 輸入/輸出數(shù)： | 240 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 363-FBGA，F(xiàn)CBGA |
| 供應(yīng)商設(shè)備封裝： | 363-FCBGA（17x17） |
| 配用： | HW-V4-ML403-UNI-G-ND - EVALUATION PLATFORM VIRTEX-4 |
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Virtex-4 FPGA Data Sheet: DC and Switching Characteristics
DS302 (v3.7) September 9, 2009
Product Specification
43
Table 51: Frequency Synthesis
Attribute
Min
Max
CLKFX_MULTIPLY
2
32
CLKFX_DIVIDE
1
32
Table 52: DCM Switching Characteristics
Symbol
Description
Speed Grade
Units
-12
-11
-10
TDMCCK_PSEN / TDMCKC_PSEN
PSEN Setup/Hold
0.93
0.00
0.93
0.00
1.07
0.00
ns
TDMCCK_PSINCDEC / TDMCKC_PSINCDEC
PSINCDEC Setup/Hold
0.93
0.00
0.93
0.00
1.07
0.00
ns
TDMCKO_PSDONE
Clock to out of PSDONE
0.60
0.69
ns
Table 53: PMCD Switching Characteristic
Symbol
Description
Speed Grade
Units
-12
-11
-10
TPMCCCK_REL / TPMCCKC_REL
REL Setup/Hold for all outputs
0.60
0.00
0.60
0.00
0.60
0.00
ns
TPMCCO_CLK{A1,B,C,D}
RST assertion to clock output deassertion
4.00
4.50
ns
TPMCCKO_CLK{A1,B,C,D}
Max clock propagation delay of PMCD for all outputs
4.60
5.20
ns
PMCD_CLK_SKEW
Max phase between all outputs assuming all inputs
±150
ps
CLKIN_FREQ_PMCD_CLKA_MAX(1)
Max input/output frequency
500
450
400
MHz
CLKIN_PSCLK_PULSE_RANGE
Max duty cycle input tolerance (same as DCM)
Note (2)
PMCD_REL_HIGH_PULSE_MIN
Min pulse width for REL
1.11
1.25
ns
PMCD_RST_HIGH_PULSE_MIN
Min pulse width for RST
1.11
1.25
ns
Notes:
1.
There is no minimum frequency for PMCD.
2.
Refer to Table 47 parameter: CLKIN_PSCLK_PULSE_RANGE.
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