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參數(shù)資料
| 型號： | XC3S400AN-5FTG256C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 88/123頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3AN 256FTBGA |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Spartan®-3AN |
| LAB/CLB數(shù)： | 896 |
| 邏輯元件/單元數(shù)： | 8064 |
| RAM 位總計： | 368640 |
| 輸入/輸出數(shù)： | 195 |
| 門數(shù)： | 400000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FTBGA |
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Spartan-3AN FPGA Family: DC and Switching Characteristics
DS557 (v4.1) April 1, 2011
Product Specification
67
IEEE 1149.1/1532 JTAG Test Access Port Timing
Table 59: Timing for Byte-wide Peripheral Interface (BPI) Configuration Mode
Symbol
Description
Minimum
Maximum
Units
TCCLK1
Initial CCLK clock period
See Table 51
TCCLKn
CCLK clock period after FPGA loads ConfigRate setting
See Table 51
TMINIT
Setup time on M[2:0] mode pins before the rising edge of INIT_B
50
–ns
TINITM
Hold time on M[2:0] mode pins after the rising edge of INIT_B
0
–ns
TINITADDR
Minimum period of initial A[25:0] address cycle; LDC[2:0] and HDC are asserted
and valid
55
TCCLK1
cycles
TCCO
Address A[25:0] outputs valid after CCLK falling edge
See Table 55
TDCC
Setup time on D[7:0] data inputs before CCLK rising edge
TCCD
Hold time on D[7:0] data inputs after CCLK rising edge
0
–ns
Table 60: Configuration Timing Requirements for Attached Parallel NOR Flash
Symbol
Description
Requirement
Units
TCE
(tELQV)
Parallel NOR Flash PROM chip-select time
ns
TOE
(tGLQV)
Parallel NOR Flash PROM output-enable time
ns
TACC
(tAVQV)
Parallel NOR Flash PROM read access time
ns
TBYTE
(tFLQV, tFHQV)
For x8/x16 PROMs only: BYTE# to output valid time(3)
ns
Notes:
1.
These requirements are for successful FPGA configuration in BPI mode, where the FPGA generates the CCLK signal. The
post-configuration timing can be different to support the specific needs of the application loaded into the FPGA.
2.
Subtract additional printed circuit board routing delay as required by the application.
3.
The initial BYTE# timing can be extended using an external, appropriately sized pull-down resistor on the FPGA’s LDC2 pin. The resistor
value also depends on whether the FPGA’s PUDC_B pin is High or Low.
X-Ref Target - Figure 18
Figure 18: JTAG Waveforms
T
CE
T
INITADDR
T
OE
T
INITADDR
T
ACC
0.5T
CCLKn min
T
CCO
T
DCC
PCB
–
T
BYTE
T
INITADDR
TCK
TTMSTCK
TMS
TDI
TDO
(Input)
(Output)
TTCKTMS
TTCKTDI
TTCKTDO
TTDITCK
DS557_13_083110
TCCH
TCCL
1/FTCK
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