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參數(shù)資料
| 型號： | XC3S100E-5VQG100C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 55/227頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 100K 100-VQFP |
| 標準包裝： | 90 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 240 |
| 邏輯元件/單元數(shù)： | 2160 |
| RAM 位總計： | 73728 |
| 輸入/輸出數(shù)： | 66 |
| 門數(shù)： | 100000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 100-TQFP |
| 供應商設備封裝： | 100-VQFP（14x14） |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
148
Slave Parallel Mode Timing
X-Ref Target - Figure 75
Figure 75: Waveforms for Slave Parallel Configuration
Table 117: Timing for the Slave Parallel Configuration Mode
Symbol
Description
All Speed Grades
Units
Min
Max
Clock-to-Output Times
TSMCKBY
The time from the rising transition on the CCLK pin to a signal transition at the BUSY pin
-12.0
ns
Setup Times
TSMDCC
The time from the setup of data at the D0-D7 pins to the active edge the CCLK pin
11.0
-ns
TSMCSCC
Setup time on the CSI_B pin before the active edge of the CCLK pin
10.0
-ns
TSMCCW(2)
Setup time on the RDWR_B pin before active edge of the CCLK pin
23.0
-ns
Hold Times
TSMCCD
The time from the active edge of the CCLK pin to the point when data is last held at the
D0-D7 pins
1.0
-ns
TSMCCCS
The time from the active edge of the CCLK pin to the point when a logic level is last held
at the CSO_B pin
0
-ns
TSMWCC
The time from the active edge of the CCLK pin to the point when a logic level is last held
at the RDWR_B pin
0
-ns
DS312-3_02_103105
Byte 0
Byte 1
Byte n
BUSY
High-Z
Byte n+1
T
SMWCC
1/F
CCPAR
T
SMCCCS
T
SMCKBY
T
SMCKBY
T
SCCH
T
SMCCW
T
SMCCD
T
SMCSCC
T
SMDCC
PROG_B
(Input)
(Open-Drain)
INIT_B
(Input)
CSI_B
(Output)
BUSY
RDWR_B
(Input)
CCLK
(Inputs)
D0 - D7
T
MCCH
T
SCCL
T
MCCL
Notes:
1.
It is possible to abort configuration by pulling CSI_B Low in a given CCLK cycle, then switching RDWR_B Low or High in any subsequent
cycle for which CSI_B remains Low. The RDWR_B pin asynchronously controls the driver impedance of the D0 - D7 bus. When RDWR_B
switches High, be careful to avoid contention on the D0 - D7 bus.
相關PDF資料 |
PDF描述 |
|---|---|
| 24LC08BHT-E/MS | IC EEPROM 8KBIT 400KHZ 8MSOP |
| XCS05-3VQ100C | IC FPGA 5V C-TEMP 100-VQFP |
| ASM36DRAS | CONN EDGECARD 72POS .156 R/A |
| XC3S100E-4VQG100I | IC FPGA SPARTAN-3E 100K 100-VQFP |
| 24LC08BH-E/ST | IC EEPROM 8KBIT 400KHZ 8TSSOP |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| XC3S100E-5VQG100I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family: Complete Data Sheet |
| XC3S1200E-4CP132C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-4CP132I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
| XC3S1200E-4CPG132C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3E FPGA Family |
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