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參數(shù)資料
| 型號： | XC3S100E-5TQG144C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 21/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 100K 144-TQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 240 |
| 邏輯元件/單元數(shù)： | 2160 |
| RAM 位總計(jì)： | 73728 |
| 輸入/輸出數(shù)： | 108 |
| 門數(shù)： | 100000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 144-LQFP |
| 供應(yīng)商設(shè)備封裝： | 144-TQFP（20x20） |
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
117
General Recommended Operating Conditions
Table 77: General Recommended Operating Conditions
Symbol
Description
Min
Nominal
Max
Units
TJ
Junction temperature
Commercial
0
–
85
°C
Industrial
–40
–
100
°C
VCCINT
Internal supply voltage
1.140
1.200
1.260
V
VCCO(1)
Output driver supply voltage
1.100
-
3.465
V
VCCAUX
Auxiliary supply voltage
2.375
2.500
2.625
V
VIN(2,3)
Input voltage extremes to avoid
turning on I/O protection diodes
I/O, Input-only, and
Dual-Purpose pins (4)
IP or IO_#
–0.5
–
VCCO + 0.5
V
IO_Lxxy_#(5)
–0.5
–
VCCO + 0.5
V
Dedicated pins(6)
–0.5
–
VCCAUX + 0.5
V
TIN
Input signal transition time(7)
–
500
ns
Notes:
1.
This VCCO range spans the lowest and highest operating voltages for all supported I/O standards. Table 80 lists the recommended VCCO
range specific to each of the single-ended I/O standards, and Table 82 lists that specific to the differential standards.
2.
Input voltages outside the recommended range require the IIK input clamp diode rating is met and no more than 100 pins exceed the range
simultaneously. Refer to Table 73.
3.
See XAPP459: Eliminating I/O Coupling Effects when Interfacing Large-Swing Single-Ended Signals to User I/O Pins on Spartan-3 Families.
4.
Each of the User I/O and Dual-Purpose pins is associated with one of the four banks’ VCCO rails. Meeting the VIN limit ensures that the
internal diode junctions that exist between these pins and their associated VCCO and GND rails do not turn on. The absolute maximum rating
is provided in Table 73.
5.
For single-ended signals that are placed on a differential-capable I/O, VIN of –0.2V to –0.5V is supported but can cause increased leakage
between the two pins. See Parasitic Leakage in UG331, Spartan-3 Generation FPGA User Guide.
6.
All Dedicated pins (PROG_B, DONE, TCK, TDI, TDO, and TMS) draw power from the VCCAUX rail (2.5V). Meeting the VIN max limit ensures
that the internal diode junctions that exist between each of these pins and the VCCAUX and GND rails do not turn on.
7.
Measured between 10% and 90% VCCO. Follow Signal Integrity recommendations.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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