- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄21986 > XC2S200-6PQG208C (Xilinx Inc)IC SPARTAN-II FPGA 200K 208-PQFP PDF資料下載
參數(shù)資料
| 型號(hào)： | XC2S200-6PQG208C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 63/99頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC SPARTAN-II FPGA 200K 208-PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | Spartan®-II |
| LAB/CLB數(shù)： | 1176 |
| 邏輯元件/單元數(shù)： | 5292 |
| RAM 位總計(jì)： | 57344 |
| 輸入/輸出數(shù)： | 140 |
| 門數(shù)： | 200000 |
| 電源電壓： | 2.375 V ~ 2.625 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
| 產(chǎn)品目錄頁面： | 599 (CN2011-ZH PDF) |
| 其它名稱： | 122-1317 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁當(dāng)前第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁
Spartan-II FPGA Family: DC and Switching Characteristics
DS001-3 (v2.8) June 13, 2008
Module 3 of 4
Product Specification
66
R
CLB Distributed RAM Switching Characteristics
CLB Shift Register Switching Characteristics
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Sequential Delays
TSHCKO16
Clock CLK to X/Y outputs (WE active, 16 x 1 mode)
-
2.2
-
2.6
ns
TSHCKO32
Clock CLK to X/Y outputs (WE active, 32 x 1 mode)
-
2.5
-
3.0
ns
Setup/Hold Times with Respect to Clock CLK(1)
TAS / TAH
F/G address inputs
0.7 / 0
-
0.7 / 0
-
ns
TDS / TDH
BX/BY data inputs (DIN)
0.8 / 0
-
0.9 / 0
-
ns
TWS / TWH
CE input (WS)
0.9 / 0
-
1.0 / 0
-
ns
Clock CLK
TWPH
Minimum pulse width, High
-
2.9
-
2.9
ns
TWPL
Minimum pulse width, Low
-
2.9
-
2.9
ns
TWC
Minimum clock period to meet address write cycle time
-
5.8
-
5.8
ns
Notes:
1.
A zero hold time listing indicates no hold time or a negative hold time.
Symbol
Description
Speed Grade
Units
-6
-5
Min
Max
Min
Max
Sequential Delays
TREG
Clock CLK to X/Y outputs
-
3.47
-
3.88
ns
Setup Times with Respect to Clock CLK
TSHDICK
BX/BY data inputs (DIN)
0.8
-
0.9
-
ns
TSHCECK
CE input (WS)
0.9
-
1.0
-
ns
Clock CLK
TSRPH
Minimum pulse width, High
-
2.9
-
2.9
ns
TSRPL
Minimum pulse width, Low
-
2.9
-
2.9
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| RSM06DSUI | CONN EDGECARD 12POS DIP .156 SLD |
| ACM28DTAT | CONN EDGECARD 56POS R/A .156 SLD |
| ABC36DRXI-S734 | CONN EDGECARD 72POS DIP .100 SLD |
| RCB66DHAN-S621 | EDGECARD 132POS DIP R/A .050 SLD |
| RMM06DSUI | CONN EDGECARD 12POS DIP .156 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC2S200-6PQG208I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
| XC2S200-6TQ144C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
| XC2S200-6TQ144I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
| XC2S200-6TQG144C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
| XC2S200-6TQG144I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-II FPGA Family |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。