參數(shù)資料
型號： XA3S1200E-4FTG256I
廠商： Xilinx Inc
文件頁數(shù)： 11/37頁
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描述： IC FPGA SPARTAN3E 1200K 256FTBGA
標準包裝： 90
系列： Spartan®-3E XA
LAB/CLB數(shù)： 8672
邏輯元件/單元數(shù)： 19512
RAM 位總計： 516096
輸入/輸出數(shù)： 190
門數(shù)： 1200000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 256-LBGA
供應商設備封裝： 256-FTBGA
DS635 (v2.0) September 9, 2009
Product Specification
19
R
Table 19: Test Methods for Timing Measurement at I/Os
Signal Standard
(IOSTANDARD)
Inputs
Outputs
Inputs and
Outputs
VREF (V)
VL (V)
VH (V)
RT (Ω)VT (V)
VM (V)
Single-Ended
LVTTL
-
03.3
1M
01.4
LVCMOS33
-
0
3.3
1M
0
1.65
LVCMOS25
-
0
2.5
1M
0
1.25
LVCMOS18
-
0
1.8
1M
0
0.9
LVCMOS15
-
0
1.5
1M
0
0.75
LVCMOS12
-
0
1.2
1M
0
0.6
PCI33_3
Rising
-
Note 3
25
0
0.94
Falling
25
3.3
2.03
HSTL_I_18
0.9
VREF – 0.5
VREF + 0.5
50
0.9
VREF
HSTL_III_18
1.1
VREF – 0.5
VREF + 0.5
50
1.8
VREF
SSTL18_I
0.9
VREF – 0.5
VREF + 0.5
50
0.9
VREF
SSTL2_I
1.25
VREF – 0.75
VREF + 0.75
50
1.25
VREF
Differential
LVDS_25
-
VICM – 0.125
VICM + 0.125
50
1.2
VICM
BLVDS_25
-
VICM – 0.125
VICM + 0.125
1M
0
VICM
MINI_LVDS_25
-
VICM – 0.125
VICM + 0.125
50
1.2
VICM
LVPECL_25
-
VICM – 0.3
VICM + 0.3
1M
0
VICM
RSDS_25
-
VICM – 0.1
VICM + 0.1
50
1.2
VICM
DIFF_HSTL_I_18
-
VREF – 0.5
VREF + 0.5
50
0.9
VICM
DIFF_HSTL_III_18
-
VREF – 0.5
VREF + 0.5
50
1.8
VICM
DIFF_SSTL18_I
-
VREF – 0.5
VREF + 0.5
50
0.9
VICM
DIFF_SSTL2_I
-
VREF – 0.5
VREF + 0.5
50
1.25
VICM
Notes:
1.
Descriptions of the relevant symbols are as follows:
VREF – The reference voltage for setting the input switching threshold
VICM – The common mode input voltage
VM – Voltage of measurement point on signal transition
VL – Low-level test voltage at Input pin
VH – High-level test voltage at Input pin
RT – Effective termination resistance, which takes on a value of 1MΩ when no parallel termination is required
VT – Termination voltage
2.
The load capacitance (CL) at the Output pin is 0 pF for all signal standards.
3.
According to the PCI specification.
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