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參數(shù)資料
| 型號： | XA3S1200E-4FGG400I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 28/37頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN-3E 1200K 400-FBG |
| 標準包裝： | 60 |
| 系列： | Spartan®-3E XA |
| LAB/CLB數(shù)： | 8672 |
| 邏輯元件/單元數(shù)： | 19512 |
| RAM 位總計： | 516096 |
| 輸入/輸出數(shù)： | 304 |
| 門數(shù)： | 1200000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 400-BGA |
| 供應(yīng)商設(shè)備封裝： | 400-FBGA（21x21） |
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DS635 (v2.0) September 9, 2009
Product Specification
34
R
Byte Peripheral Interface Configuration Timing
Table 42: Timing for BPI Configuration Mode
Symbol
Description
Minimum
Maximum
Units
TCCLK1
Initial CCLK clock period
(see Table 34)
TCCLKn
CCLK clock period after FPGA loads ConfigRate setting
(see Table 34)
TMINIT
Setup time on CSI_B, RDWR_B, and M[2:0] mode pins before the rising
edge of INIT_B
50
-ns
TINITM
Hold time on CSI_B, RDWR_B, and M[2:0] mode pins after the rising
edge of INIT_B
0
-ns
TINITADDR Minimum period of initial A[23:0] address cycle;
LDC[2:0] and HDC are asserted and valid
BPI-UP:
(M[2:0]=<0:1:0>)
55
TCCLK1
cycles
BPI-DN:
(M[2:0]=<0:1:1>)
22
TCCO
Address A[23:0] outputs valid after CCLK falling edge
See Table 38
TDCC
Setup time on D[7:0] data inputs before CCLK rising edge
See Table 38
TCCD
Hold time on D[7:0] data inputs after CCLK rising edge
See Table 38
Table 43: Configuration Timing Requirements for Attached Parallel NOR Flash
Symbol
Description
Requirement
Units
TCE
(tELQV)
Parallel NOR Flash PROM chip-select
time
ns
TOE
(tGLQV)
Parallel NOR Flash PROM
output-enable time
ns
TACC
(tAVQV)
Parallel NOR Flash PROM read access
time
ns
TBYTE
(tFLQV,
tFHQV)
For x8/x16 PROMs only: BYTE# to
output valid time(3)
ns
Notes:
1.
These requirements are for successful FPGA configuration in BPI mode, where the FPGA provides the CCLK frequency. The post
configuration timing can be different to support the specific needs of the application loaded into the FPGA and the resulting clock source.
2.
Subtract additional printed circuit board routing delay as required by the application.
3.
The initial BYTE# timing can be extended using an external, appropriately sized pull-down resistor on the FPGA’s LDC2 pin. The resistor
value also depends on whether the FPGA’s HSWAP pin is High or Low.
T
CE
T
INITADDR
≤
T
OE
T
INITADDR
≤
T
ACC
0.5T
CCLKn min
()
T
CCO
T
DCC
PCB
–
≤
T
BYTE
T
INITADDR
≤
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