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參數(shù)資料
| 型號： | V850E1 |
| 廠商： | NEC Corp. |
| 元件分類： | 32位微控制器 |
| 英文描述： | 32-Bit Microprocessor Core |
| 中文描述： | 32位微處理器內(nèi)核 |
| 文件頁數(shù)： | 146/226頁 |
| 文件大?。?/td> | 1709K |
| 代理商： | V850E1 |
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CHAPTER 2 REGISTER SET
User’s Manual U14559EJ3V1UM
26
2.2.8 Debug interface register (DIR)
The debug interface register (DIR) controls the debug function and indicates the debug function status.
The values of the bits in this register can be changed by using the LDSR instruction. Changed values become
valid immediately after the execution of this instruction is complete.
This register can only be written in the debug mode (DM bit = 1) (except for bits 3 and 1) but can always be read.
Bits 14 to 8, 6 to 4, 2, and 1 are undefined in the user mode (DM bit = 0).
Bits 31 to 15 and 7 are reserved for future function expansion (fixed to 0).
Caution Use of the debug interface register (DIR) is possible only in type A and B products, not in other
product types.
Figure 2-10. Debug Interface Register (DIR) (1/3)
31
87
3
2
1
0
DIR
A
T
D
M
Initial value
00000040H
0 00000
000000
00
0
S
Q
R
E
C
S
0
S
E
11
9
10
C
E
M
A
E
0
M
T
I
N
T
1
T
0
C
M
4
5
6
12
13
14
15
Bit Position
Bit Name
Function
14
SQ
Notes 1, 2
Sets sequential break mode (sets a break if a break occurs for channel 0 and channel 1 in that
order).
0: Normal break mode
1: Sequential break mode
13
RE
Notes 1, 2
Sets range break mode (sets a break only when a break occurs for channels 0 and 1
simultaneously).
0: Normal break mode
1: Range break mode
12
CS
Note 2
Sets break register bank.
0: Select bank 0 register (channel 0 control register)
1: Select bank 1 register (channel 1 control register)
11
CE
Enables/disables COMBO interrupt.
0: COMBO interrupt disabled
1: COMBO interrupt enabled
10
MA
Enables/disables misalign access exception detection.
0: Misalign access exception detection disabled
1: Misalign access exception detection enabled
9
AE
Enables/disables alignment error exception detection.
0: Alignment error exception detection disabled
1: Alignment error exception detection enabled
Notes 1. Always set either the SQ or RE bit to 1 or clear both bits to 0. If both bits are set to 1, the
operation cannot be guaranteed.
2. While the IN bit is set to 1, writing to the SQ, RE, and CS bits is disabled. When the IN bit is set to
1, each bit is automatically cleared to 0.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| V902-FREQ | VCXO, CLOCK, 65 MHz - 200 MHz, LVDS OUTPUT |
| V903-FREQ | VCXO, CLOCK, 200 MHz - 730 MHz, LVDS OUTPUT |
| VB-24STBU | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-5 | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
| VB-24STCU-E | POWER/SIGNAL RELAY, DPDT, MOMENTARY, 0.022A (COIL), 24VDC (COIL), 530mW (COIL), 5A (CONTACT), 150VDC (CONTACT), THROUGH HOLE-STRAIGHT MOUNT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| V850E2FK4-H | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850E2FL4 | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850E2FL4-H | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-bit Single-Chip Microcontroller |
| V850FX3-CANIT | 制造商:NEC Electronics Corporation 功能描述:STARTER KIT 32BIT CAN |
| V850R3 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述: |
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