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參數(shù)資料
| 型號(hào)： | UPD78F9479GK-9EU-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, 5 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 12 X 12 MM, FINE PITCH, PLASTIC, TQFP-80 |
| 文件頁數(shù)： | 8/384頁 |
| 文件大小： | 2245K |
| 代理商： | UPD78F9479GK-9EU-A |
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CHAPTER 5 CLOCK GENERATOR
User’s Manual U15400EJ4V0UD
105
5.5 Clock Generator Operation
The clock generator generates the following clocks and controls the operation modes of the CPU, such as the
standby mode.
Main system clock
fX
Subsystem clock
fXT
CPU clock
fCPU
Clock to peripheral hardware
The operation and function of the clock generator is determined by the processor clock control register (PCC),
subclock oscillation mode register (SCKM), and subclock control register (CSS), as follows.
(a)
The low-speed mode (1.6
μs: at 5.0 MHz operation) of the main system clock is selected when the
RESET signal is generated (PCC = 02H). While a low level is being input to the RESET pin, oscillation
of the main system clock is stopped.
(b)
Three types of minimum instruction execution time (0.4
μs and 1.6 μs: main system clock (at 5.0 MHz
operation), 122
μs: subsystem clock (at 32.768 kHz operation)) can be selected by the PCC, SCKM,
and CSS settings. Also, the subsystem clock can be changed to a clock that uses a circuit to multiply
the subclock by 4 via a mask option in the
μPD789477, 789478, and 789479 or the subclock selection
register (SSCK) in the
μPD78F9478 and 78F9479 (15.26 μs: a circuit to multiply the subsystem clock by
4 is used).
(c)
Two standby modes, STOP and HALT, can be used with the main system clock selected. In a system
where the subsystem clock is not used, setting bit 1 (FRC) of SCKM so that the on-chip feedback
resistor cannot be used reduces power consumption in STOP mode. In a system where the subsystem
clock is used, setting SCKM bit 0 to 1 can cause the subsystem clock to stop oscillation.
(d)
CSS bit 4 (CSS0) can be used to select the subsystem clock so that low power consumption operation
is used (122
μs: at 32.768 kHz operation).
(e)
With the subsystem clock selected, it is possible to cause the main system clock to stop oscillating
using bit 7 (MCC) of PCC. The HALT mode can be used, but the STOP mode cannot.
(f)
The clock pulse for the peripheral hardware is generated by dividing the frequency of the main system
clock, but the subsystem clock pulse is only supplied to 8-bit timer 50, the watch timer, and the LCD
controller/driver. 8-bit timer 50, the watch timer, and the LCD controller/driver can therefore keep
running even during standby. The other hardware stops when the main system clock stops because it
runs based on the main system clock (except for external input clock operations).
Because the
subsystem clock pulse is supplied to the A/D converter via the
×4 multiplication circuit, the A/D
converter cannot be used during standby.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPG107P | 0 MHz - 3400 MHz RF/MICROWAVE SGL POLE DOUBLE THROW SWITCH, 1.7 dB INSERTION LOSS |
| UPWLEDLPGAL | SINGLE COLOR LED, HIGH BRIGHT WHITE, 1.47 mm |
| UPWLEDLPFAL | SINGLE COLOR LED, HIGH BRIGHT WHITE, 1.47 mm |
| UPWLEDLPFCS | SINGLE COLOR LED, HIGH BRIGHT WHITE, 1.47 mm |
| UPWLEDLPFAS | SINGLE COLOR LED, HIGH BRIGHT WHITE, 1.47 mm |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD78F9488GC-8BT | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD78F9488GC-8BT-A | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD78F9488GK-9EU | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD78F9488GK-9EU-A | 制造商:Renesas Electronics Corporation 功能描述: 制造商:Renesas Electronics Corporation 功能描述:MCU 8-bit 78K 78K0 CISC 32KB Flash 2.5V/3.3V/5V 80-Pin TQFP |
| UPD78F9489GC-8BT-A | 制造商:Renesas Electronics Corporation 功能描述: |
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