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參數(shù)資料
| 型號： | UPD78F1146AGB-GAH-AX |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP64 |
| 封裝： | 10 X 10 MM, 0.50 MM PITCH, LEAD FREE, PLASTIC, LQFP-64 |
| 文件頁數(shù)： | 331/853頁 |
| 文件大?。?/td> | 4661K |
| 代理商： | UPD78F1146AGB-GAH-AX |
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399
SAM G51 [DATASHEET]
11209C–ATARM–20-Dec-13
the SLOT_CYCLE field of the related MATRIX_SCFG and decreased at each clock cycle. When the counter reaches
zero, the arbiter has the ability to re-arbitrate at the end of the current byte, half-word or word transfer.
20.6.1.3
Round-Robin Arbitration
The Bus Matrix arbiters use the round-robin algorithm to dispatch the requests from different masters to the same slave.
If two or more masters make a request at the same time, the master with the lowest number is serviced first. The others
are then serviced in a round-robin manner.
Three round-robin algorithms are implemented:
Round-robin arbitration without default master
Round-robin arbitration with last access master
Round-robin arbitration with fixed default master
Round-robin arbitration without default master
Round-robin arbitration without default master is the main algorithm used by Bus Matrix arbiters. Using this algorithm, the
Bus Matrix dispatches requests from different masters to the same slave in a pure round-robin manner. At the end of the
current access, if no other request is pending, the slave is disconnected from all masters. This configuration incurs one
latency cycle for the first access of a burst. Arbitration without default master can be used for masters that perform
significant bursts.
Round-robin arbitration with last access master
Round-robin arbitration with last access master is a biased round-robin algorithm used by Bus Matrix arbiters to remove
one latency cycle for the last master that accessed the slave. At the end of the current transfer, if no other master request
is pending, the slave remains connected to the last master that performs the access. Other non- privileged masters still
get one latency cycle if they attempt to access the same slave. This technique can be used for masters that mainly
perform single accesses.
Round-robin arbitration with fixed default master
Round-robin arbitration with fixed default master is an algorithm used by the Bus Matrix arbiters to remove the one
latency cycle for the fixed default master per slave. At the end of the current access, the slave remains connected to its
fixed default master. Every request attempted by this fixed default master will not cause any latency whereas other non-
privileged masters will still get one latency cycle. This technique can be used for masters that mainly perform single
accesses.
20.6.1.4
Fixed Priority Arbitration
The fixed priority algorithm is used by the Bus Matrix arbiters to dispatch the requests from different masters to the same
slave by using the fixed priority defined by the user. If two or more master’s requests are active at the same time, the
master with the highest priority number is serviced first. If two or more master’s requests with the same priority are active
at the same time, the master with the highest number is serviced first.
For each slave, the priority of each master may be defined through the Priority registers for slaves (MATRIX_PRAS and
MATRIX_PRBS).
20.7
System I/O Configuration
The System I/O Configuration register (CCFG_SYSIO) configures I/O lines in system I/O mode (such as JTAG, ERASE,
etc.) or as general-purpose I/O lines. Enabling or disabling the corresponding I/O lines in peripheral mode or in PIO mode
(PIO_PER or PIO_PDR registers) in the PIO controller has no effect. However, the direction (input or output), pull-up,
pull-down and other mode control is still managed by the PIO controller.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD78F1186AGJ(A)-GAE-AX | 16-BIT, FLASH, 20 MHz, MICROCONTROLLER, PQFP144 |
| UPD78F9177AGA-9EU | 8-BIT, FLASH, 10 MHz, MICROCONTROLLER, PQFP48 |
| UPD78F9222MC(T2)-5A4-A | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO20 |
| UPD78F9479GK-9EU-A | 8-BIT, FLASH, 5 MHz, MICROCONTROLLER, PQFP80 |
| UPG107P | 0 MHz - 3400 MHz RF/MICROWAVE SGL POLE DOUBLE THROW SWITCH, 1.7 dB INSERTION LOSS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD78F1146AGK-GAJ-AX | 功能描述:MCU 16BIT 78K0R/KX3 64-LQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - 微控制器， 系列:78K0R/Kx3 標(biāo)準(zhǔn)包裝:250 系列:80C 核心處理器:8051 芯體尺寸:8-位 速度:16MHz 連通性:EBI/EMI，I²C，UART/USART 外圍設(shè)備:POR，PWM，WDT 輸入/輸出數(shù):40 程序存儲器容量:- 程序存儲器類型:ROMless EEPROM 大小:- RAM 容量:256 x 8 電壓 - 電源 (Vcc/Vdd):4.5 V ~ 5.5 V 數(shù)據(jù)轉(zhuǎn)換器:A/D 8x10b 振蕩器型:內(nèi)部 工作溫度:-40°C ~ 85°C 封裝/外殼:68-LCC（J 形引線） 包裝:帶卷 (TR) |
| UPD78F1146GB-GAH-AX | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD78F1146GB-GAH-ES3.1-AX | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD78F1146GK-GAJ-AX | 制造商:NEC Electronics Corporation 功能描述:16BIT MCU 256K FLASH 12K RAM SMD 制造商:NEC Electronics Corporation 功能描述:16BIT MCU, 256K FLASH, 12K RAM, SMD |
| UPD78F1146GK-GAJ-ES2.1-AX | 制造商:Renesas Electronics Corporation 功能描述: |
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