參數(shù)資料
型號： UPD70F3345GJ(A)-GAE-AX
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PQFP144
封裝： 20 X 20 MM, LEAD FREE, PLASTIC, LQFP-144
文件頁數(shù)： 938/1119頁
文件大小： 6653K
代理商： UPD70F3345GJ(A)-GAE-AX
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CHAPTER 19 CAN CONTROLLER
User’s Manual U17790EJ2V0UD
835
(2) Status in CAN sleep mode
The CAN module is in one of the following states after it enters the CAN sleep mode.
The internal operating clock is stopped and the power consumption is minimized.
The function to detect the falling edge of the CAN reception pin (CRXDn) remains in effect to wake up the
CAN module from the CAN bus.
To wake up the CAN module from the CPU, data can be written to the PSMODE1 and PSMODE0 bits, but
nothing can be written to other CANn module registers or bits.
The CANn module registers can be read, except for the CnLIPT, CnRGPT, CnLOPT, and CnTGPT
registers.
The CANn message buffer registers cannot be written or read.
A request for transition to the initialization mode is not acknowledged and is ignored.
Remark
n = 0, 1
(3) Releasing CAN sleep mode
The CAN sleep mode is released by the following events.
When the CPU writes 00B to the PSMODE1 and PSMODE0 bits
A falling edge at the CAN reception pin (CRXDn) (i.e. the CAN bus level shifts from recessive to dominant)
Cautions1. Even if the falling edge belongs to the SOF of a receive message, this message will not be
received and stored. If the CPU has turned off the clock to the CAN while the CAN was in
sleep mode, later on the CAN sleep mode will not be released and PSMODE[1:0] bits will
continue to be 01B unless the clock for the CAN is provided again. In addition to this, the
receive message will not be received afterwards.
Caution2. If a falling edge is detected at the CAN reception pin (CRXDn) while the CAN clock is
supplied, the PSMODE0 bit must be cleared by software. (For details, refer to Figure 16-52
Clear CAN Sleep/Stop Mode.)
After releasing the sleep mode, the CAN module returns to the operation mode from which the CAN sleep mode
was requested and the PSMODE1 and PSMODE0 bits are reset to 00B. If the CAN sleep mode is released by a
change in the CAN bus state, the CnINTS.CINTS5 bit is set to 1, regardless of the CnIE.CIE bit. After the CAN
module is released from the CAN sleep mode, it participates in the CAN bus again by automatically detecting 11
consecutive recessive-level bits on the CAN bus.
When a request for transition to the initialization mode is made while the CAN module is in the CAN sleep mode,
that request is ignored; the CPU has to be released from sleep mode by software first before entering the initialization
mode.
Remark
n = 0, 1
<R>
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UPD70F3357GJ(A)-GAE-AX 32-BIT, FLASH, 32 MHz, RISC MICROCONTROLLER, PQFP144
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