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參數(shù)資料
| 型號(hào)： | UPD70F3201YGC-YEU-A |
| 廠商： | Renesas Electronics America |
| 文件頁(yè)數(shù)： | 46/235頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | MCU 32BIT I2C 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 200 |
| 系列： | V850ES/Sx2 |
| 核心處理器： | V850ES |
| 芯體尺寸： | 32-位 |
| 速度： | 20MHz |
| 連通性： | CSI，EBI/EMI，I²C，UART/USART |
| 外圍設(shè)備： | DMA，PWM，WDT |
| 輸入/輸出數(shù)： | 68 |
| 程序存儲(chǔ)器容量： | 256KB（256K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 16K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.2 V ~ 2.7 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 12x10b; D/A 2x8b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 100-TQFP |
| 包裝： | 托盤 |
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User’s Manual U15905EJ2V1UD
12
14.1.1
Switching modes between CSI0 and I
2C ...................................................................................333
14.1.2
Switching modes between CSI1 and UART0 ............................................................................334
14.2 Configuration ......................................................................................................................... 334
14.3 Control Registers................................................................................................................... 336
14.4 Operation................................................................................................................................ 342
14.5 Output Pins ............................................................................................................................ 345
14.6 System Configuration Example ........................................................................................... 346
CHAPTER 15 I
2C BUS .......................................................................................................................... 347
15.1 Features.................................................................................................................................. 347
15.1.1
Switching modes between I
2C and CSI0 ...................................................................................348
15.2 Configuration ......................................................................................................................... 351
15.3 Control Registers................................................................................................................... 353
15.4 I
2C Bus Mode Functions........................................................................................................ 364
15.5 I
2C Bus Definitions and Control Methods ........................................................................... 365
15.6 I
2C Interrupt Request (INTIIC) ............................................................................................... 372
15.7 Interrupt Request (INTIIC) Generation Timing and Wait Control...................................... 390
15.8 Address Match Detection Method ....................................................................................... 391
15.9 Error Detection....................................................................................................................... 391
15.10 Extension Code..................................................................................................................... 391
15.11 Arbitration.............................................................................................................................. 392
15.12 Wakeup Function .................................................................................................................. 394
15.13 Communication Reservation ............................................................................................... 395
15.14 Cautions................................................................................................................................. 398
15.15 Communication Operations................................................................................................. 399
15.16 Timing of Data Communication........................................................................................... 401
CHAPTER 16 DMA FUNCTIONS (DMA CONTROLLER) ................................................................. 408
16.1 Features.................................................................................................................................. 408
16.2 Configuration ......................................................................................................................... 409
16.3 Control Registers................................................................................................................... 410
16.3.1
DMA source address registers 0 to 3 (DSA0 to DSA3) .............................................................410
16.3.2
DMA destination address registers 0 to 3 (DDA0 to DDA3) ...................................................... 411
16.3.3
DMA byte count registers 0 to 3 (DBC0 to DBC3) .....................................................................412
16.3.4
DMA addressing control registers 0 to 3 (DADC0 to DADC3) ...................................................413
16.3.5
DMA channel control registers 0 to 3 (DCHC0 to DCHC3)........................................................414
16.3.6
DMA trigger factor registers 0 to 3 (DTFR0 to DTFR3) .............................................................415
16.4 DMA Bus States ..................................................................................................................... 417
16.4.1
Types of bus states ...................................................................................................................417
16.4.2
DMAC bus cycle state transition................................................................................................418
16.5 Transfer Mode ........................................................................................................................ 419
16.5.1
Single transfer mode .................................................................................................................419
16.6 Transfer Types ....................................................................................................................... 419
16.6.1
Two-cycle transfer .....................................................................................................................419
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