參數(shù)資料
型號： UCB1400BE
廠商： NXP SEMICONDUCTORS
元件分類： 消費(fèi)家電
英文描述： Audio codec with touch screen controller and power management monitor
中文描述： SPECIALTY CONSUMER CIRCUIT, PQFP48
封裝： 7 X 7 X 1.40 MM, PLASTIC, LQFP-48
文件頁數(shù)： 42/63頁
文件大?。?/td> 674K
代理商： UCB1400BE
Philips Semiconductors
UCB1400
Audio codec with touch screen controller
and power management monitor
Product data
Rev. 02 — 21 June 2002
42 of 63
9397 750 09611
Koninklijke Philips Electronics N.V. 2002. All rights reserved.
12.13 Positive INT Enable register (index 0x5E)
12.14 Negative INT Enable register (index 0x60)
Table 36:
Register address: 0x5E; default: 0000
Bit
D15
Symbol
OVLP
Bit
D7
Symbol
IOP7
Positive INT Enable register
D14
CLPP
D6
IOP6
D13
TMXP
D5
IOP5
D12
TPXP
D4
IOP4
D11
ADCP
D3
IOP3
D10
X
D2
IOP2
D9
IOP9
D1
IOP1
D8
IOP8
D0
IOP0
Table 37:
Bit
D15
Description of Positive INT Enable register bits
Symbol
Type
OVLP
RW
Description
If ‘1’, the rising edge interrupt of the OVFL signal is
enabled.
If ‘1’, the rising edge interrupt of the CLIP signal is
enabled.
If ‘1’, the rising edge interrupt of the TSMX signal is
enabled.
If ‘1’, the rising edge interrupt of the TSPX signal is
enabled.
If ‘1’, the rising edge interrupt of ADC Ready is enabled.
Reserved.
If a bit is ‘1’, the rising edge interrupt of the associated
IO pin is enabled.
D14
CLPP
RW
D13
TMXP
RW
D12
TPXP
RW
D11
D10
D9 - D0
ADCP
X
IOP9 - IOP0
RW
R
RW
Table 38:
Register address: 0x60; default: 0000
Bit
D15
Symbol
OVLN
Bit
D7
Symbol
ION7
Negative INT Enable register
D14
CLPN
D6
ION6
D13
TMXN
D5
ION5
D12
TPXN
D4
ION4
D11
ADCN
D3
ION3
D10
X
D2
ION2
D9
ION9
D1
ION1
D8
ION8
D0
ION0
Table 39:
Bit
D15
Description of Negative INT Enable register bits
Symbol
Type
Description
OVLN
RW
If ‘1’, the falling edge interrupt of the OVFL signal is
enabled.
CLPN
RW
If ‘1’, the falling edge interrupt of the CLIP signal is
enabled.
TMXN
RW
If ‘1’, the falling edge interrupt of the TSMX signal is
enabled.
TPXN
RW
If ‘1’, the falling edge interrupt of the TSPX signal is
enabled.
ADCN
RW
If ‘1’, the falling edge interrupt of ADC Ready is enabled.
X
R
Reserved.
ION9 - ION0
RW
If a bit is ‘1’, the falling edge interrupt of the associated
IO pin is enabled.
D14
D13
D12
D11
D10
D9 - D0
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