參數(shù)資料
型號(hào)： TZA3004HL
廠商： NXP SEMICONDUCTORS
元件分類： 數(shù)字傳輸電路
英文描述： SDH/SONET data and clock recovery unit STM1/4 OC3/12
中文描述： CLOCK RECOVERY CIRCUIT, PQFP48
封裝： 7 X 7 MM, 1.40 MM HEIGHT, PLASTIC, MS-026, SOT-313-2, LQFP-48
文件頁(yè)數(shù)： 16/28頁(yè)
文件大?。?/td> 127K
代理商： TZA3004HL
2000 Feb 17
16
Philips Semiconductors
Product specification
SDH/SONET STM1/OC3 and STM4/OC12
transceiver
TZA3005H
AC CHARACTERISTICS
For typical values, T
amb
= 25
°
C and V
CC
= 3.3 V; minimum and maximum values are valid over entire T
j
and V
CC
ranges.
Notes
1.
2.
Jitter on pins REFCLK/REFCLKQ complies with Table 3.
Minimum value is 35% in STM4 nibble mode.
SYMBOL
PARAMETER
CONDITION
MIN.
TYP.
MAX.
UNIT
General
f
TXSCLK(nom)
nominal TXSCLK frequency
f
REFCLK
as Table 2;
MODE = 0
MODE = 1
in lock; note 1
155.517
622.068
20
155.52
622.08
0.004
155.523
622.092
0.006
+20
MHz
MHz
UI (RMS)
ppm
J
o
f
REFCLK(tol)
data output jitter
frequency tolerance of REFCLK meets SONET output
frequency specification;
note 1
20% to 80%; 50
load
to V
CC
2.0 V
t
r
, t
f
rise/fall time PECL outputs
220
450
ps
Receiver timing
(see Figs 6 and 7)
C
L
δ
RXPCLK
t
PD
TTL output load capacitance
duty factor of RXPCLK
propagation delay; RXPCLK
LOW to RXPDn, FP
set-up time; RXSD/RXSDQ to
RXSCLK/RXSCLKQ
hold time; RXSD/RXSDQ to
RXSCLK/RXSCLKQ
40
0.5
50
+1.5
15
60
+2.5
pF
%
ns
note 2
t
su
400
ps
t
h
400
ps
Transmitter timing
(see Figs 8 and 9)
δ
TXSCLK
duty factor of TXSCLK
t
su
set-up time; TXPDn to TXPCLK
t
h
hold time; TXPDn to TXPCLK
t
PD
propagation delay time;
TXSCLK LOW to TXSD
40
0.5
1.5
50
60
440
%
ns
ns
ps
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PDF描述
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