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參數(shù)資料
| 型號： | TSC251G2DXXX-24IA |
| 英文描述： | IC CYCLONE III FPGA 80K 484 FBGA |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 41/63頁 |
| 文件大?。?/td> | 878K |
| 代理商： | TSC251G2DXXX-24IA |
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Rev. A - May 7, 1999
41
TSC80251G2D
Table 46. Bus Cycles AC Timings; V
DD
= 2.7 to 5.5 V, T
A
= -40 to 85
°
C
Notes:
1. Specification for PSEN# are identical to those for RD#.
2. If a wait state is added by extending ALE, add 2·T
OSC.
3. If wait states are added by extending RD#/PSEN#/WR#, add 2N·T
OSC
(N= 1..3).
Symbol
Parameter
12 MHz
16 MHz
Unit
Min
Max
Min
Max
T
OSC
T
LHLL
T
AVLL
T
LLAX
T
RLRH(1)
T
WLWH
T
LLRL(1)
T
LHAX
T
RLDV(1)
T
RHDX(1)
T
RHAX(1)
T
RLAZ(1)
T
RHDZ1
T
RHDZ2
T
RHLH1
T
RHLH2
T
WHLH
T
AVDV1
T
AVDV2
T
AVDV3
T
AXDX
T
AVRL(1)
T
AVWL1
T
AVWL2
T
WHQX
T
QVWH
T
WHAX
1/F
OSC
ALE Pulse Width
83
62
ns
72
52
ns
(2)
ns
(2)
Address Valid to ALE Low
71
51
Address hold after ALE Low
14
6
ns
RD#/PSEN# Pulse Width
163
121
ns
(3)
ns
(3)
WR# Pulse Width
165
124
ALE Low to RD#/PSEN# Low
17
11
ns
ALE High to Address Hold
90
57
ns
(2)
ns
(3)
RD#/PSEN# Low to Valid Data
133
92
Data Hold After RD#/PSEN# High
0
0
ns
Address Hold After RD#/PSEN# High
0
0
ns
RD#/PSEN# Low to Address Float
0
0
ns
Instruction Float After RD#/PSEN# High
59
48
ns
Data Float After RD#/PSEN# High
225
175
ns
RD#/PSEN# high to ALE High (Instruction)
60
47
ns
RD#/PSEN# high to ALE High (Data)
226
172
ns
WR# High to ALE High
226
172
ns
Address (P0) Valid to Valid Data In
289
160
ns
(2)(3)
ns
(2)(3)
ns
(3)
Address (P2) Valid to Valid Data In
296
211
Address (P0) Valid to Valid Instruction In
144
98
Data Hold after Address Hold
0
0
ns
Address Valid to RD# Low
111
64
ns
(2)
ns
(2)
ns
(2)
Address (P0) Valid to WR# Low
111
64
Address (P2) Valid to WR# Low
158
116
Data Hold after WR# High
82
66
ns
Data Valid to WR# High
135
103
ns
(3)
WR# High to Address Hold
168
125
ns
相關(guān)PDF資料 |
PDF描述 |
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