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參數(shù)資料
| 型號(hào)： | TMS470R1A384PGET |
| 廠商： | Texas Instruments |
| 文件頁數(shù)： | 38/62頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC RISC FLASH MCU 144-LQFP |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | TMS470 |
| 核心處理器： | ARM7 |
| 芯體尺寸： | 16/32-位 |
| 速度： | 48MHz |
| 連通性： | CAN，C2Slb，I²C，SCI，SPI |
| 外圍設(shè)備： | DMA，PWM，WDT |
| 輸入/輸出數(shù)： | 94 |
| 程序存儲(chǔ)器容量： | 384KB（384K x 8） |
| 程序存儲(chǔ)器類型： | 閃存 |
| RAM 容量： | 32K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 1.71 V ~ 2.05 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 12x10b |
| 振蕩器型： | 外部 |
| 工作溫度： | -40°C ~ 105°C |
| 封裝/外殼： | 144-LQFP |
| 包裝： | 托盤 |
| 產(chǎn)品目錄頁面： | 718 (CN2011-ZH PDF) |
| 配用： | 296-23003-ND - KIT DEV KICKSTART TMS470 |
| 其它名稱： | 296-18724 |
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SPIn Master Mode External Timing Parameters
Data Valid
SPInSOMI
SPInSIMO
SPInCLK
(clock polarity = 1)
SPInCLK
(clock polarity = 0)
Master In Data
Must Be Valid
Master Out Data Is Valid
1
2
3
4
5
6
7
www.ti.com ......................................................................................................................................................... SPNS110E – AUGUST 2005 – REVISED MAY 2008
(CLOCK PHASE = 1, SPInCLK = output, SPInSIMO = output, and SPInSOMI = input)
(1) (2) (3) (see Figure 14)
NO.
MIN
MAX
UNIT
1
tc(SPC)M
Cycle time, SPInCLK(4)
100
256tc(ICLK)
ns
tw(SPCH)M
Pulse duration, SPInCLK high (clock polarity = 0)
0.5tc(SPC)M - tr
0.5tc(SPC)M + 5
2(5)
ns
tw(SPCL)M
Pulse duration, SPInCLK low (clock polarity = 1)
0.5tc(SPC)M - tf
0.5tc(SPC)M + 5
tw(SPCL)M
Pulse duration, SPInCLK low (clock polarity = 0)
0.5tc(SPC)M - tf
0.5tc(SPC)M + 5
3(5)
ns
tw(SPCH)M
Pulse duration, SPInCLK high (clock polarity = 1)
0.5tc(SPC)M - tr
0.5tc(SPC)M + 5
tv(SIMO-SPCH)M
Valid time, SPInCLK high after SPInSIMO data valid (clock polarity = 0)
0.5tc(SPC)M - 10
4(5)
ns
tv(SIMO-SPCL)M
Valid time, SPInCLK low after SPInSIMO data valid (clock polarity = 1)
0.5tc(SPC)M - 10
tv(SPCH-SIMO)M
Valid time, SPInSIMO data valid after SPInCLK high (clock polarity = 0)
0.5tc(SPC)M - 5 - tr
5(5)
ns
tv(SPCL-SIMO)M
Valid time, SPInSIMO data valid after SPInCLK low (clock polarity = 1)
0.5tc(SPC)M - 5 - tf
tsu(SOMI-SPCH)M
Setup time, SPInSOMI before SPInCLK high (clock polarity = 0)
6
6(5)
ns
tsu(SOMI-SPCL)M
Setup time, SPInSOMI before SPInCLK low (clock polarity = 1)
6
tv(SPCH-SOMI)M
Valid time, SPInSOMI data valid after SPInCLK high (clock polarity = 0)
4
7(5)
ns
tv(SPCL-SOMI)M
Valid time, SPInSOMI data valid after SPInCLK low (clock polarity = 1)
4
(1)
The MASTER bit (SPInCTRL2.3) is set and the CLOCK PHASE bit (SPInCTRL2.0) is set.
(2)
tc(ICLK) = interface clock cycle time = 1/f(ICLK)
(3)
For rise and fall timings, see the "Switching Characteristics for Output Timings versus Load Capacitance" table.
(4)
When the SPI is in master mode, the following must be true:
For PS values from 1 to 255: tc(SPC)M ≥ (PS +1)tc(ICLK) ≥ 100 ns, where PS is the prescale value set in the SPInCTL1[12:5] register bits.
For PS values of 0: tc(SPC)M = 2tc(ICLK) ≥ 100 ns.
(5)
The active edge of the SPInCLK signal referenced is controlled by the CLOCK POLARITY bit (SPInCTRL2[1]).
Figure 14. SPIn Master Mode External Timing (CLOCK PHASE = 1)
Copyright 2005–2008, Texas Instruments Incorporated
43
Product Folder Link(s): TMS470R1A384
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參數(shù)描述 |
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