參數(shù)資料
型號： TMS32C6416CZLZA6E3
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號處理
英文描述： FIXED-POINT DIGITAL SIGNAL PROCESSORS
中文描述： 定點數(shù)字信號處理器
文件頁數(shù)： 68/141頁
文件大?。?/td> 2234K
代理商： TMS32C6416CZLZA6E3
TMS320C6414, TMS320C6415, TMS320C6416
FIXED-POINT DIGITAL SIGNAL PROCESSORS
SPRS146N
FEBRUARY 2001
REVISED MAY 2005
68
POST OFFICE BOX 1443
HOUSTON, TEXAS 77251
1443
clock PLL (continued)
Table 31. TMS320C64x PLL Multiply Factor Options, Clock Frequency Ranges, and Typical Lock Time
GLZ, ZLZ and CLZ PACKAGES
23 x 23 mm BGA
CLKMODE
(PLL MULTIPLY
FACTORS)
(MHz)
CLKMODE1
CLKMODE0
CLKIN
RANGE
CPU CLOCK
FREQUENCY
RANGE (MHz)
CLKOUT4
RANGE (MHz)
CLKOUT6
RANGE (MHz)
TYPICAL
LOCK TIME
(
μ
s)
§
N/A
0
0
1
1
0
1
0
1
Bypass (x1)
x6
x12
Reserved
30
75.75
30
75.75
30
60.6
30
75.75
180
454.5
360
727.2
7.5
18.9
45
113.6
90
181.8
5
12.6
30
75.75
60
121.2
75
These clock frequency range values are applicable to a C64x
6E3 speed device. For
5E0 and -7E3 device speed values, see the CLKIN timing
requirements table for the specific device speed.
Use external pullup resistors on the CLKMODE pins (CLKMODE1 and CLKMODE0) to set the C64x device to one of the valid PLL multiply clock
modes (x6 or x12). With internal pulldown resistors on the CLKMODE pins (CLKMODE1, CLKMODE0), the default clock mode is x1 (bypass).
§
Under some operating conditions, the maximum PLL lock time may vary by as much as 150% from the specified typical value. For example, if
the typical lock time is specified as 100
μ
s, the maximum value may be as long as 250
μ
s.
相關PDF資料
PDF描述
TMS32C6416DZLZA6E3 FIXED-POINT DIGITAL SIGNAL PROCESSORS
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SM34061GB Non-VGA Video Controller
SMJ34061GB Non-VGA Video Controller
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參數(shù)描述
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