參數(shù)資料
型號(hào)： TMS320F2810PGFAEP
廠商： Texas Instruments, Inc.
元件分類： 數(shù)字信號(hào)處理
英文描述： Digital Signal Processors
中文描述： 數(shù)字信號(hào)處理器
文件頁數(shù)： 145/159頁
文件大?。?/td> 2084K
代理商： TMS320F2810PGFAEP
Electrical Specifications
143
March 2004 Revised October 2004
SGUS051A
6.31
Multichannel Buffered Serial Port (McBSP) Timing
6.31.1
McBSP Transmit and Receive Timing
Table 644. McBSP Timing Requirements
NO.
MIN
MAX
UNIT
kHz
McBSP module clock (CLKG, CLKX, CLKR) range
1
20§
MHz
McBSP module cycle time (CLKG, CLKX, CLKR) range
50
ns
1
ms
M11
tc(CKRX)
tw(CKRX)
tr(CKRX)
tf(CKRX)
Cycle time, CLKR/X
CLKR/X ext
2P
ns
M12
Pulse duration, CLKR/X high or CLKR/X low
CLKR/X ext
P7
ns
M13
Rise time, CLKR/X
CLKR/X ext
7
ns
M14
Fall time, CLKR/X
CLKR/X ext
7
ns
M15
tsu(FRH-CKRL)
Setup time, external FSR high before CLKR low
CLKR int
18
ns
CLKR ext
2
M16
th(CKRL-FRH)
Hold time, external FSR high after CLKR low
CLKR int
0
ns
CLKR ext
6
M17
tsu(DRV-CKRL)
Setup time, DR valid before CLKR low
CLKR int
18
ns
CLKR ext
2
M18
th(CKRL-DRV)
Hold time, DR valid after CLKR low
CLKR int
0
ns
CLKR ext
6
M19
tsu(FXH-CKXL)
Setup time, external FSX high before CLKX low
CLKX int
18
ns
CLKX ext
2
M20
th(CKXL-FXH)
Hold time, external FSX high after CLKX low
CLKX int
CLKX ext
0
6
ns
Polarity bits CLKRP = CLKXP = FSRP = FSXP = 0. If the polarity of any of the signals is inverted, then the timing references of
that signal are
also inverted.
2P = 1/CLKG in ns. CLKG is the output of sample rate generator mux. CLKG =
CCLKGDV).
(1
CLKSRG can be LSPCLK, CLKX, CLKR as source. CLKSRG
≤
(SYSCLKOUT/2). McBSP performance is limited by I/O buffer switching speed.
§Internal clock prescalers must be adjusted such that the McBSP clock (CLKG, CLKX, CLKR) speeds are not greater than the I/O buffer speed
limit (20 MHz).
相關(guān)PDF資料
PDF描述
TMX20F2810PBKAEP Digital Signal Processors
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參數(shù)描述
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