
Figures
6
April 2004
Revised May 2005
SPRS247E
List of Figures
Figure
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GTS and ZTS BGA Packages (Bottom View)
Functional Block Diagram
TMS320C64xE CPU (DSP Core) Data Paths
TMS320C6413 L2 Architecture Memory Configuration
TMS320C6410 L2 Architecture Memory Configuration
CPU and Peripheral Signals
Peripheral Signals
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Peripheral Configuration Register (PERCFG) [Address Location: 0x01B3F000]
Peripheral Enable/Disable Flow Diagram
PCFGLOCK Register Diagram [Address Location: 0x01B3 F018]
Read/Write Accesses
Device Status Register (DEVSTAT) Description
0x01B3 F004
JTAG ID Register Description
TMS320C6413/C6410 Register Value
0x0007 902F
Configuration Example A
(HPI16 + 2 McASPs + 2 McBSPs +2 I2Cs + EMIF + 3 Timers + GPIO)
TMS320C6413/C6410 DSP Device Nomenclature
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External PLL Circuitry for Either PLL Multiply Modes or x1 (Bypass) Mode
McASP0 and McASP1 Configuration
I2Cx Module Block Diagram
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GPIO Enable Register (GPEN) [Hex Address: 01B0 0000]
GPIO Direction Register (GPDIR) [Hex Address: 01B0 0004]
Power-Down Mode Logic
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PWRD Field of the CSR Register
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Schottky Diode Diagram
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Test Load Circuit for AC Timing Measurements
Input and Output Voltage Reference Levels for AC Timing Measurements
Rise and Fall Transition Time Voltage Reference Levels
Board-Level Input/Output Timings
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CLKIN Timing
CLKOUT4 Timing
CLKOUT6 Timing
AECLKIN Timing for EMIFA
AECLKOUT1 Timing for the EMIFA Module
AECLKOUT2 Timing for the EMIFA Module
Asynchronous Memory Read Timing for EMIFA
Asynchronous Memory Write Timing for EMIFA
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