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參數(shù)資料
| 型號： | TLV1571EVM |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | TLV1571 Evaluation Module(TLV1571評估板) |
| 中文描述： | TLV1571評估模塊（TLV1571評估板） |
| 文件頁數(shù)： | 39/50頁 |
| 文件大?。?/td> | 1324K |
| 代理商： | TLV1571EVM |
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ADC Clock
3-15
User Configurations
3.8
ADC Clock
The ADC requires an internal or external clock. Various possible external
sources for the clock are required by the ADC. The choices are simple and are
discussed in the following sections.
3.8.1
External Clock Generation
The maximum operational speed of the ADC is 20 MHz when it operates from
a Vcc supply of 5 V, or 10 MHz at 3.3 V. This clock signal derives from three
possible sources: in stand-alone configuration from J10 or J7; otherwise, from
J8 when mounted on a PCI2040 EVM or
’
C5402 DSK.
Figure 3
–
9.External Clock Signal
1
2
3
1
2
3
W18
W17
J12
CLK
ADC
ADC Clock
1
2
3
÷
2
÷
2
40-MHz Clock
50-MHz Clock
J8
J10
W19
J7
User Configurable
3.8.2
DSK/Microprocessor Mode (
’
C54x DSKplus,
’
C203 EVM,
’
C3x DSK)
Two configurations are available. On the preferred mode of operation in a
stand-alone configuration, the clock signal is present on J10. The clock
frequency, via the
’
C54x DSK adapter board, is set at 40 MHz. This frequency
is too fast for the ADC. To provide an acceptable frequency, the EVM divides
the input clock.
You can decide if the clock frequency required is 20 MHz or 10 MHz and set
the jumper positions accordingly.
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